「MOS transistor capacitance」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Furthermore, in the digital/analog converter, a second capacitance control switch element is turned off when a second MOS transistor is turned on, and the second capacitance control switch element is turned on when the second MOS transistor is turned off.例文帳に追加

さらに、デジタル／アナログ変換器において、第２の容量制御用スイッチ素子は、第２のＭＯＳトランジスタがオンするときオフし、一方、前記第２のＭＯＳトランジスタがオフするときオンする。 - 特許庁

In the digital/analog converter, a first capacitance control switch element is turned off when a first MOS transistor is turned on, and the first capacitance control switch element is turned on when the first MOS transistor is tuned off.例文帳に追加

デジタル／アナログ変換器において、第１の容量制御用スイッチ素子は、第１のＭＯＳトランジスタがオンするときオフし、一方、前記第１のＭＯＳトランジスタがオフするときオンする。 - 特許庁

Therefore, the junction capacitance of the MOS transistor can be reduced, because a source region and a drain region having required concentrations and depths can be formed in the N-type MOS transistor region of the substrate 1.例文帳に追加

したがって、Ｎ型ＭＯＳトランジスタ領域には必要な濃度及び深さのソース及びドレイン領域を形成でき、接合容量の低減を図ることができる。 - 特許庁

To reduce gate-drain capacitance of a vertical power MOS transistor having trench gate structure.例文帳に追加

トレンチゲート構造を有する縦型パワーＭＯＳトランジスタのゲート・ドレイン間容量の低減を図る。 - 特許庁

The light-receiving transistor Tr21 and the holding capacitance element C1 are each formed by a MOS (Metal Oxide Semiconductor) type structure.例文帳に追加

受光用トランジスタＴｒ２１および保持容量素子Ｃ１はそれぞれ、ＭＯＳ型構造により形成されている。 - 特許庁

This semiconductor memory is provided with a MOS transistor, first insulation films (16, 21 and 22), a capacitance part and a first contact part (17').例文帳に追加

本発明による半導体記憶装置は、ＭＯＳトランジスタと、第１絶縁膜（１６、２１、２２）と、容量部と、第１コンタクト部（１７’）とを具備する。 - 特許庁

A capacitance element 107 is connected to a terminal 202 of the delay circuit 100 via a P-channel MOS transistor 105.例文帳に追加

遅延回路１００の端子２０２に、Ｐチャネル型ＭＯＳトランジスタ１０５を介して容量素子１０７を接続する。 - 特許庁

To reduce the gate resistance and the gate/drain capacitance simultaneously, in an MOS transistor of multi-fingered gate structure.例文帳に追加

多フィンガーゲート構造のＭＯＳトランジスタにおいて、ゲート抵抗とゲート・ドレイン間容量を、同時に低減する。 - 特許庁

To provide a MOS transistor which can reduce gate overlap capacitance while not reducing a drive current thereof.例文帳に追加

ＭＯＳトランジスタの駆動電流は減少させず、ゲートオーバーラップキャパシタンスを低減できるＭＯＳトランジスタを提供する。 - 特許庁

To prevent generation of a punch-through in a MOS transistor and also to reduce junction capacitance of a source layer and a drain layer.例文帳に追加

ＭＯＳトランジスタのパンチスルーを防止すると共に、ソース層及びドレイン層の有する接合容量を低減する。 - 特許庁

In a boosting potential generating circuit provided with a capacitive MOS transistor and a transfer MOS transistor and used for a DRAM comprising memory cells, a boosting potential generating circuit of small area and large capacitance can be realized by making a gate insulation film of the capacitive MOS transistor a thinner film than a gate insulation film of a MOS transistor constituting a memory cell.例文帳に追加

容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。 - 特許庁

On the other hand, the capacitor of the MOS capacitance does not function in a saturation region where V_DS of the MOS transistor constituting a low current circuit exceeds the overdrive voltage, so that there is no way the original response speed is suppressed.例文帳に追加

他方、低電流回路を構成するＭＯＳトランジスタのＶ_DSがオーバードライブ電圧を超える飽和領域においては、ＭＯＳキャパシタンスの容量は機能せず、本来の応答速度を阻害することはない。 - 特許庁

To improve circuit simulation accuracy by extracting parasitic capacitance (overlapping capacitance value) of overlapped portions of a gate electrode and source/drain regions of a MOS transistor by using a small-area test pattern and precision is improved.例文帳に追加

ＭＯＳトランジスタのゲート電極とソース／ドレイン領域の重なり部分の寄生容量（オーバーラップ容量値）を小面積のテストパターンにより高精度に抽出して回路シミュレーション精度を向上する。 - 特許庁

The load capacitance includes a first MOS transistor comprising a gate terminal and a source/drain terminal formed by short-circuiting the source and drain, and a second MOS transistor comprising a gate terminal and a source/drain terminal formed by short-circuiting the source and drain.例文帳に追加

負荷容量は、ソース端子とドレイン端子を短絡したソース・ドレイン端子と、ゲート端子を有する第１のＭＯＳトランジスタと、ソース端子とドレイン端子を短絡したソース・ドレイン端子と、ゲート端子を有する第２のＭＯＳトランジスタとが直列接続されたもので構成する。 - 特許庁

To solve the problem that an MOS field-effect transistor has gate capacitance structurally, the gate capacitance is increased as the channel area is increased and the gate oxide film is thinned, resulting in a limit due to the gate capacitance for improving high frequency operation characteristics.例文帳に追加

ＭＯＳ電界効果トランジスタは、構造的にゲート容量を有しており、チャネル面積が大きくなるほど、ゲート酸化膜が薄くなるほどゲート容量が大きくなり、このゲート容量により高周波動作を向上させる上で限界が生じる。 - 特許庁

In the signal line 19 for propagating digital signals, intervened is a three-terminal capacitance comprising a depletion type MOS transistor (Dep-Tr11) which is formed in a substrate 12 and is so mounted that a gate capacitance and a junction capacitance may work on the signal line 19.例文帳に追加

デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。 - 特許庁

A voltage regulator comprises; an N-type depression MOS transistor TR1 having a drain connected to a positive electrode side of a power source, a source side connected to a stabilizing capacitance 3, and a gate applied with a constant reference voltage Vref; and an output terminal to connect a load circuit 4 between the source of the N-type depression MOS transistor TR1 and the stabilizing capacitance 3.例文帳に追加

ドレインが電源の正電極側に接続され、ソース側が安定化容量３に接続されるとともにゲートに一定の基準電圧Ｖｒｅｆが印加されるＮ型デプレッションＭＯＳトランジスタＴＲ１と、Ｎ型デプレッションＭＯＳトランジスタＴＲ１のソースと安定化容量３との間に負荷回路４を接続するための出力端子とを有する。 - 特許庁

A common connection part of the first and second MOS variable capacitance elements are respectively connected to the first connection point through a corresponding first or second inductor and connected to the second connection point through a corresponding first or second MOS transistor.例文帳に追加

第1及び第2MOS可変容量素子の共通接続部は、それぞれ、対応する第1または第2インダクタを介して、第1結合点に結合されているとともに、対応する第1または第2MOSトランジスタを介して、第2結合点n2に結合されている。 - 特許庁

To provide a semiconductor simulation apparatus and a semiconductor simulation method capable of calculating, with high accuracy, a gate-drain capacitance when source-drain voltage of a MOS transistor is not 0 V.例文帳に追加

ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量を高精度に算出することができる半導体シミュレーション装置および半導体シミュレーション方法を提供する。 - 特許庁

Then, a P-channel MOS transistor constituting an inverter 13 is turned ON, and the nodes X, X' are boosted and output by the capacitance coupling of the electrostatic capacitor 16.例文帳に追加

インバータ１３を構成するＰチャネルＭＯＳトランジスタがＯＮし、静電容量１６の容量カップリングによりノードＸ，Ｘ’が昇圧されて出力される。 - 特許庁

The sampling switch SW1 includes a MOS transistor having a capacitance CP between a gate 60 and one source/drain 62 smaller than the other source/drain 61.例文帳に追加

サンプリングスイッチＳＷ１は、ゲート６０と一方のソース／ドレイン６２との間の容量ＣＰが他方のソース／ドレイン６１よりも小さいＭＯＳトランジスタからなる。 - 特許庁

To provide a MOS transistor of nanometer scale that has reduced parasitic capacitance and junction leakage current by forming an SSR epi-channel, a silicon epi-layer, and a reverse spacer.例文帳に追加

ＳＳＲエピチャネルとシリコン・エピ層そしてリバース・スペーサを形成することで寄生抵抗及び接合漏洩電流が減少されたナノメートルスケールのモストランジスタを提供する。 - 特許庁

To provide a semiconductor device having an MOS transistor, which suppresses punch-through current and avoids increasing the source drain junction capacitance and a manufacturing method thereof.例文帳に追加

パンチスルー電流を抑制し、ソース・ドレインの接合容量を増大させないＭＯＳトランジスタを有する半導体装置およびその製造方法を提供する。 - 特許庁

In a method for manufacturing semiconductor storage device, a capacitance element having a lower electrode 114, a capacitor insulating film 115, and an upper electrode 116 is formed on insulating films 112 and 113 after a MOS transistor is formed on a semiconductor substrate 101.例文帳に追加

半導体基板１０１上にＭＯＳトランジスタを形成した後、絶縁膜１１２及び１１３上に下部電極１１４、容量絶縁膜１１５及び上部電極１１６を有する容量素子を形成する。 - 特許庁

The gate electrode of the MOS transistor 3 is connected with one edge of a capacitor 4 having less AC components of signal from a resistance connected amplifier circuit constituted of an operating amplifier 17, resistances 5 and 6, and the capacitance 4.例文帳に追加

ＭＯＳトランジスタ３のゲート電極は、オペアンプ１７、抵抗５、６、容量４で構成した抵抗結合増幅回路の中から、信号の交流成分の少ない容量４の一端に接続した。 - 特許庁

To form a capacitor in which capacitance per unit volume is large, voltage dependence is low, and the absolute level is a MOS transistor level only by adding a mask in a process of manufacturing a BicMOS-type semiconductor device.例文帳に追加

ＢｉＣＭＯＳ型半導体装置のプロセスにおいて、マスクを一枚追加するだけで単位体積あたりの容量値が大きく、電圧依存性が小さく、絶対段差はＭＯＳトランジスタレベルの容量を形成する。 - 特許庁

To provide a nonvolatile semiconductor storage device which avoids decrease in an operation speed and increase in power consumption due to increase in pn junction capacitance composed of a source/drain region in a MOS transistor of a constant-voltage logic circuit unit.例文帳に追加

定電圧ロジック回路部のＭＯＳトランジスタのソース・ドレイン領域が構成するｐｎ接合容量の増大に伴う動作速度の低下および消費電力の増大を回避する不揮発性半導体装記憶置を提供する。 - 特許庁

To enable a semiconductor device, such as a MOS-FET (metal-oxide semiconductor-field effect transistor) having a small capacitance between a gate and a drain to be manufactured, through a simple process.例文帳に追加

単純な工程によりゲート−ドレイン間容量が小さいＭＯＳ−ＦＥＴ等の半導体装置を製造できる半導体装置の製造方法を提供する。 - 特許庁

To improve hot carrier resistance, and to improve frequency characteristics by reducing gate/drain capacitance in a high frequency region in an MOS transistor having an LDD(lightly-doped drain) structure.例文帳に追加

ＬＤＤ（ライトリィ・ドープト・ドレイン）構造を有するＭＯＳ型トランジスタにおいて、ホットキャリア耐性を向上させると共に、高周波領域でのゲート−ドレイン間容量の低減により周波数特性を改善する。 - 特許庁

In the P-channel MOS transistor 105, a terminal 202 and the capacitance element 107 are made to be electrically connectionless in response to the fact that an output signal of the delay circuit 100 changes to a H level from an L level.例文帳に追加

Ｐチャネル型ＭＯＳトランジスタ１０５は、遅延回路１００の出力信号がＬレベルからＨレベルに遷移することに応答して、端子２０２と容量素子１０７を電気的に非接続とする。 - 特許庁

The added p-channel MOS transistor 12 is turned to an ON-state, when the reset signals of the power ON reset circuit 4 become "L", and the malfunctions are blocked by changing the parasitic capacitance of a pad 10 for fuse disconnection.例文帳に追加

この付加されたｐチャネルＭＯＳトランジスタ１２は、パワーオンリセット回路４のリセット信号が「Ｌ」のときＯＮ状態となり、ヒューズ切断用パッド１０の寄生容量を充電することにより誤動作を阻止する。 - 特許庁

The electrostatic induction transistor 32 is of a vertical MOS structure equipped with a trench gate, the electrostatic capacitor 30 is formed on the surface of the electrostatic induction transistor 32, and a capacitance insulating film is formed on a source region and connected between a source electrode and a drain electrode.例文帳に追加

静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 - 特許庁

The external pin 101 of a semiconductor device is connected to the gate terminal of an n-channel MOS transistor 104 for capacitance correction through aluminum wiring 106 and the drain and source of the transistor 104 are connected to each other and, at the same time, to a bonding pad 105 through aluminum wiring 107.例文帳に追加

デバイス外部ピン１０１は、アルミ配線１０６によって容量補正用のｎチャネルＭＯＳトランジスタ１０４のゲート端子に接続され、ＭＯＳトランジスタ１０４のドレインおよびソースは互いに接続されるとともに、ボンディングパッド１０５にアルミ配線１０７によって接続される。 - 特許庁

An MOS transistor is arranged in the peripheral function block 4, is connected to one of the power supply [VDD] and the power supply [GND] by a back gate, is connected to the other power supply by a gate thereof, and generates parasitic capacitance between the gate and the back gate in the non-operation mode.例文帳に追加

ＭＯＳトランジスタは、周辺機能ブロック４に設けられ、そのバックゲートに電源［ＶＤＤ］と電源［ＧＮＤ］との一方の電源が接続されていて、非動作モードにおいて、そのゲートに他方の電源が接続され、そのゲートとバックゲート間に寄生容量を発生する。 - 特許庁

When electrostatic discharge is generated to the terminal 2 of an IC 11, gate potential becomes higher at a portion on the central side of a cell region composed of a plurality of assembled single cells so that the portion is brought into an on-state by coupling by the parasitic capacitance of an MOS transistor 12.例文帳に追加

ＩＣ１１の端子２に対し静電気放電が生じた時、ＭＯＳトランジスタ１２の寄生容量による結合により、単一セルが複数集合してなるセル領域の中央側部分のゲート電位が上昇し当該部分がオン状態となる。 - 特許庁

A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time.例文帳に追加

多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。 - 特許庁

A MOS type transistor for power supply connected to first aluminum (Vcc) 13 which is power supply wiring and first aluminum (Vss) 14 which is ground wiring is formed between polysilicon 11 and a diffusion region 12 and capacitance is formed between the power supply wiring and the ground wiring.例文帳に追加

ポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成する。 - 特許庁

The following problem is solved, that the capacity of a MOS capacitance is elicited in a transition stage when an input bit value changes to suppress a rapid voltage drop in a constant current circuit to make voltage V_DS between the drain and the source of a MOS transistor constituting the constant current circuit falls below overdrive voltage.例文帳に追加

入力ビット値が切り換わる過渡期においてはＭＯＳキャパシタンスの容量が顕在化して定電流回路における急激な電圧降下を抑制し、定電流回路を構成するＭＯＳトランジスタのドレイン・ソース間電圧Ｖ_DSがオーバードライブ電圧を下回るという問題を解消する。 - 特許庁

In the method for fabricating a semiconductor device where an MOS transistor having a gate insulating film 15b and a capacitance element 17 having a capacitance insulating film 15a are formed on a semiconductor substrate 11, an isolation region 12 is formed on the semiconductor substrate 11 and then a lower electrode 13 of silicon having impurity concentration of about 1×10^19 cm^-3 or above is formed on the isolation region 12.例文帳に追加

半導体基板１１に、ゲート絶縁膜１５ｂを有するＭＯＳトランジスタと、容量絶縁膜１５ａを有する容量素子１７とを形成する半導体装置の製造方法は、半導体基板１１に素子分離領域１２を形成した後、素子分離領域１２上に、不純物濃度が約１×１０^19ｃｍ^-3以上のシリコンからなる下部電極１３を形成する。 - 特許庁

To provide an MOS transistor having a high drain breakdown voltage, small capacitance between a drain-source region and a gate electrode, and a high junction breakdown voltage of a channel stop and a source-drain region formed under a field oxide film, which are impossible in a conventional MOS transistor having an LDD structure and having an intermediate breakdown voltage structure capable of controlling the drain breakdown voltage.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、ドレイン・ソース領域とゲート電極間の容量が小さく、フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを提供することを目的とする。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process.例文帳に追加

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

An output from a single-phase amplifier circuit 20, to which an output from a differential amplifier circuit 10 is input, is input to a clamp circuit 41 using a source follower consisting of an N channel MOS transistor MN5, and the charging time of the capacitance Cp can be shortened narrowing a necessary charging voltage width without providing a new constant voltage source, by limiting an input of the single-phase amplifier circuit 20 using the clamp circuit 41.例文帳に追加

差動増幅回路１０の出力が入力される単相増幅回路２０の出力をＮチャネルＭＯＳトランジスタＭＮ５からなるソースフォロワによるクランプ回路４１に入力し、当該クランプ回路４１により単相増幅回路２０の入力を制限することにより、新たに定電圧源を設けることなく必要な充電電圧幅を狭めて容量Ｃｐの充電時間を短くすることができる。 - 特許庁