「N Tr」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The input circuit 101 consists of a Schmitt buffer 111, a pull- down resistor 113, an N-channel transistor(TR) 115, a P-channel TR 121, an N-channel TR 122, a P-channel TR 131, an N-channel TR 132, an exclusive OR gate 141, and a bus driver 151.例文帳に追加

入力回路１０１は，シュミットバッファ１１１，プルダウン抵抗１１３，Ｎトランジスタ１１５，Ｐトランジスタ１２１，Ｎトランジスタ１２２，Ｐトランジスタ１３１，Ｎトランジスタ１３２，排他的論理和ゲート１４１，およびバスドライバ１５１から構成されている。 - 特許庁

A deep N-well 4 is formed in a memory cell Tr 50 region of a semiconductor substrate 1.例文帳に追加

半導体基板1のメモリセルTr50領域には、ディーフ゜Nウェル4が形成されている。 - 特許庁

The gate of an N-MOS TR M4 is connected to the gate of the TR M1 and the source is connected to the source of the TR M1.例文帳に追加

Ｎ−ＭＯＳトランジスタＭ４のゲートはトランジスタＭ１のゲートに、それのソースはトランジスタＭ１のソースに接続されている。 - 特許庁

Measuring lines 8-1, 8-2...8-n on which sample contacts tr-1, tr-2...tr-n operated in association with the relay contacts r-1, r-2...r-n in the contact input signal processing circuits 7-1, 7-2...7-n are provided are connected in parallel to a measuring power line 10.例文帳に追加

接点入力信号処理回路７_1 ，７_2 …７_n のリレー接点ｒ_1 ，ｒ_2 …ｒ_n と連動して動作する供試接点ｔｒ_1 ，ｔｒ_2 …ｔｒ_n を設けた測定用ライン８_1 ，８_2 …８_n を、測定用電源ライン１０に並列接続する。 - 特許庁

The feedback means feeds back directly the output signal of the inverter circuit to the gates of the 2nd P-channel TR and the 2nd N-channel TR or feeds back the output signal of the inverter circuit that is subject to voltage division to the gates of the 2nd P-channel TR and the 2nd N-channel TR.例文帳に追加

その帰還手段は、第２のＰｃｈトランジスタと第２のＮｃｈトランジスタのゲートに、インバータ回路の出力信号を直接帰還するか、あるいはインバータ回路の出力信号を分圧帰還する。 - 特許庁

A sampling circuit 140 is equipped with (n) pieces of transistor (TR) groups U1 to Un.例文帳に追加

サンプリング回路１４０は、ｎ個のトランジスタ群Ｕ１〜Ｕｎを備える。 - 特許庁

The optimum recording conditions of the respective tracks are determined from the signals obtained by reproducing the first track Tr (n-1) and the second track Tr (n).例文帳に追加

第１トラックＴｒ（ｎ−１）および第２トラックＴｒ（ｎ）を再生して得られた信号から各トラックの最適記録条件を求める。 - 特許庁

A pixel switching element consists of a n-channel MOS transistor(TR) 6 formed with a pair and a p-channel MOS transistor(TR) 7.例文帳に追加

画素スイッチング素子が対をなすｎチャネルＭＯＳトランジスタ６及びｐチャネルＭＯＳトランジスタ７からなる。 - 特許庁

This output circuit comprises P channel transistors(TR) 3, 4, and 5 and N channel TRs 6, 7, and 8; and the gates and drains of the P channel TR 4 and N channel TR 7 are connected and signals are inputted to the P channel TR 5 and N channel TR 8 through a delay circuit 9 and a delay circuit 10 respectively.例文帳に追加

Ｐチャネルトランジスタ３，４，５およびＮチャネルトランジスタ６，７，８から成る出力回路において、Ｐチャネルトランジスタ４およびＮチャネルトランジスタ７についてそのゲートとドレインとが接続され、Ｐチャネルトランジスタ５およびＮチャネルトランジスタ８にはそれぞれ遅延回路９および遅延回路１０を介して信号が入力される。 - 特許庁

A P-channel transistor(TR) P4 and an N-channel TR N4 are connected in parallel between analog input/output terminals.例文帳に追加

アナログ入出力端子間にＰｃｈ型トランジスタＰ４とＮｃｈ型トランジスタＮ４とが並列接続されている。 - 特許庁

With such a structure, since the negative voltage NMOS Tr 50 is formed as TFT on the first interlayer insulating film 11 on the peripheral regions of the peripheral NMOS Tr 52 and the peripheral PMOS Tr 53, a dedicated deep N-well is dispensed with.例文帳に追加

かかる構成においては、負電圧NMOSTr50は、周辺NMOSTr52および周辺PMOSTr53の周辺領域の第1の層間絶縁膜11上にTFTとして形成されているため、専用のディープNウェルが不要となる。 - 特許庁

The output signal of the inverter 34 is supplied to the gate terminals of the p-Tr 26 and n-Tr 32.例文帳に追加

インバータ３４の出力信号をトランジスタ３８，４０を介してｐ-Ｔｒ２６およびｎ-Ｔｒ３２のゲート端子に供給する。 - 特許庁

The noninverting buffer has an N-channel MOS transistor(TR) and a P-channel MOS TR, and source of the TRs are connected in common.例文帳に追加

同相バッファは、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを有し、相互のトランジスタのソースが共通に接続されている。 - 特許庁

The source of an N-MOS TR (switch means) M5 is connected to the drain of the TR M4, the drain is connected to the gate of the TR M4 and the gate is connected to one terminal of the resistor R1.例文帳に追加

Ｎ−ＭＯＳトランジスタ（スイッチ手段）Ｍ５のソースはトランジスタＭ４のドレインに、それのドレインはトランジスタＭ４のゲートに、それのゲートは抵抗Ｒ１の一端に、それぞれ接続されている。 - 特許庁

An N-MOS TR 4 is turned off when the level of the input signal is the power supply level, and the TR 4 acts like a discharge current source that is controlled by a discharge current control circuit 2 when the input signal is at a ground GND level.例文帳に追加

一方、N-MOSトランジスタ４は、入力信号が電源レベルの時はオフになり、GNDレベルの時、放電電流制御回路２により制御される放電電流源として動作する。 - 特許庁

A gate of a P-channel MOS transistor (TR) 3 and a gate of an N-channel MOS TR 4 are respectively connected to the output terminal of the output CMOS inverter 2.例文帳に追加

出力ＣＭＯＳインバータ２の出力端子には、ＰチャネルＭＯＳトランジスタ３およびＮチャネルＭＯＳトランジスタ４のゲートがそれぞれ接続されている。 - 特許庁

When the signal RBEWQ is held at the low level, the P type TR P2 and N type TR N2 turn off and the read bus line RB is held at the intermediate potential level.例文帳に追加

そして信号ＲＢＥＷＱをロウにすると、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２はオフし、リードバス線ＲＢは中間電位レベルを保持する。 - 特許庁

The current mirror circuit is provided with an N type MOS transistor(TR) Q1 for inputting an input current i1 and an N type MOS TR Q2 connecting its gate to the gate of the TR Q1 and capable of outputting a current i2 mirroring the input current i1.例文帳に追加

このカレントミラー回路は、入力電流ｉ１が入力されるＮ型のＭＯＳトランジスタＱ１と、ゲートがＭＯＳトランジスタＱ１のゲートと接続され、入力電流ｉ１をミラーする電流ｉ２を出力するＮ型のＭＯＳトランジスタＱ２とを備えている。 - 特許庁

A source-follower circuit is used for an offset circuit and an N channel type element is used as a source-follower TR.例文帳に追加

オフセット回路にソ−スフォロワ回路を使用し、かつソ−スフォロワトランジスタとしてＮチャネル型素子を用いる。 - 特許庁

A selection transistor TR corresponding to the bit of address k in MB0 (k is any one of 0 to 2n-1) and a selection transistor TR corresponding to the bit of address k+n in MB1 (if k>n-1, address k-n) are simultaneously driven.例文帳に追加

ＭＢ０におけるアドレスｋ（ｋは０〜２ｎ−１のいずれか）のビットに対応する選択トランジスタＴＲと、ＭＢ１におけるアドレスｋ＋ｎ（ｋ＞ｎ−１の場合は、アドレスｋ−ｎ）のビットに対応する選択トランジスタＴＲは同時に駆動される。 - 特許庁

Further, the current driving force of the P-channel MOS TR 6 is set about 1/10 time as large as that of an N-channel MOS TR 10 for discharging the node N6.例文帳に追加

また、ＰチャネルＭＯＳトランジスタ６の電流駆動力をノードＮ６を放電するためのＮチャネルＭＯＳトランジスタ１０の電流駆動力の１／１０程度にする。 - 特許庁

When a high pulse is outputted as an internal pulse signal RBEQ while a read bus line RB is in a low state, an N-type transistor(TR) N2 and a P-type TR, P2 are turned on.例文帳に追加

リードバス線ＲＢがロウ状態のときに、内部パルス信号ＲＢＥＱとしてハイパルスが出力されると、Ｎ型トランジスタＮ２、Ｐ型トランジスタＰ２はオン状態となる。 - 特許庁

The magnetic recording device comprises first to (n)th MTJ elements MC recording information, first to (n)th transistors TR connected respectively to the first to the (n)th MTJ elements.例文帳に追加

磁気記憶装置は、情報を記録する第１乃至第ｎＭＴＪ素子ＭＣと、第１乃至第ｎＭＴＪ素子とそれぞれ接続された第１乃至第ｎトランジスタＴＲと、を含む。 - 特許庁

A static capacitor 3 (4) is respectively connected in series with a gate terminal of a P channel transistor(TR) (an N-channel TR) in an analog switch 2 with a configuration of parallel connection between the N and P channel TRs and a control signal output section that controls the operation of the N, P-channel TRs.例文帳に追加

ＮチャネルトランジスタとＰチャネルトランジスタとが並列接続された構成からなるアナログスイッチ２のゲート端子とこれらＮ、Ｐチャネルトランジスタを動作制御する制御信号出力部との間にそれぞれ静電容量３，４を直列接続する。 - 特許庁

When the number of times of the reception N is larger than the threshold Tn (Yes in S7), the index R and the threshold Tr are compared.例文帳に追加

受信回数Ｎが閾値Ｔｎより大きければ（Ｓ７でＹｅｓ）、指数Ｒと閾値Ｔｒを比較する。 - 特許庁

A resistance circuit includes resistive elements R1, TR, and R2 comprising a p-type diffusion layer formed in an n-type layer.例文帳に追加

抵抗回路は、Ｎ型層に形成されたＰ型拡散層からなる抵抗素子Ｒ１，ＴＲ，Ｒ２を含む。 - 特許庁

In order to apply offset voltage to an N channel type switching TR, an input signal of low amplitude is directly inputted to the gate of the switching TR and an output from the source-follower circuit is inputted to the source of the switching TR.例文帳に追加

ここでＮチャネル型スイッチングトランジスタにオフセット電圧を付加するために、低振幅入力信号を直接スイッチングトランジスタのゲ−トに入力し、ソ−スフォロワ回路の出力をスイッチングトランジスタのソ−スに入力する。 - 特許庁

Furthermore, a collector of a 2nd NPN TR Q2 and the other terminal of the 1st resistor R1 are connected to a power supply terminal 1, and an emitter of the 2nd NPN TR Q2 is connected to a drain of a 3rd N-channel TR Q3.例文帳に追加

また、第２のＮＰＮ型トランジスタＱ２のコレクタと第１の抵抗Ｒ１の他端を電源端子１に接続し、第２のＮＰＮ型トランジスタＱ２のエミッタと第３のＮｃｈ型トランジスタＱ３のドレインを接続する。 - 特許庁

In the level shifter, two sets (a set comprising TRs P101 and N101 and a set comprising TRs P102 and N101) each consisting of a P-channel MOS transistor(TR) and an N-channel MOS TR connected in series are interposed in parallel between a power terminal and a ground point.例文帳に追加

本発明のレベルシフタは、電源端子と接地点との間において、直列に接続されたpチャンネル型MOSトランジスタとnチャンネル型MOSトランジスタとの２組（トランジスタP101及びN101の組と、トランジスタP102及びN101の組と）が並列に介挿されている。 - 特許庁

A MOS TR 11 and a MOS TR 12 are n channel MOS TRs and form a current mirror circuit CT2 and the current ratio is 1:A when the gate voltages are equal.例文帳に追加

ＭＯＳトランジスタ１１とＭＯＳトランジスタ１２とは、ｎチャンネル型のＭＯＳトランジスタであり、カレントミラー回路ＣＴ２を形成しており、同一ゲート電圧の場合の電流比は１：Ａである。 - 特許庁

Consequently, the output of an inverter I2 goes down to a low level, a P type TR P1 turns on, and an N-type TR N1 turns off, so that the potential of the read bus line RB varies from the low level to the high level.例文帳に追加

これによりインバータＩ２の出力はロウとなり、Ｐ型トランジスタＰ１はオン、Ｎ型トランジスタＮ１はオフし、リードバス線ＲＢの電位はロウからハイへと変動する。 - 特許庁

The output circuit has an output section of a structure where a high voltage N-channel MOS transister(TR) N1 and a high voltage N-channel MOS TR N2 are connected and this output section outputs an output voltage OUT1 via an output terminal 6.例文帳に追加

出力回路は高圧ＮチャネルＭＯＳトランジスタＮ１と高圧ＮチャネルＭＯＳトランジスタＮ２とが接続された構造の出力部を有しており、この出力部から出力端子６を介して出力電圧ＯＵＴ１が出力される。 - 特許庁

A series connection between a pull-down resistor 3 and an N-channel MOS transistor(TR) 4 is placed between an input of an inverter 1 and ground, and an N-channel MOS TR 5 controlled by the output of the inverter 1 is placed between the input of the inverter 1 and ground.例文帳に追加

プルダウン抵抗３及びＮ型ＭＯＳトランジスタ４の直列体をインバータ１の入力と接地との間に設け、更に、インバータ１の出力で制御されるＮ型ＭＯＳトランジスタ５をインバータ１の入力と接地との間に設ける。 - 特許庁

A first n-channel MOS transistor (Tr) 13 is driven by an oscillation signal CK to charge a first capacitor 14.例文帳に追加

発振信号ＣＫにより第１のＮチャネルＭＯＳトランジスタ（Ｔｒ）１３を駆動して、第１のコンデンサ１４を充電する。 - 特許庁

The track Tr(n) is reproduced corresponding to each light beam condition to detect the read-out signals V10, V12, V14.例文帳に追加

それぞれの光ビーム条件に対応して、トラックＴｒ（ｎ）を再生して読み出し信号Ｖ１０、Ｖ１２，Ｖ１４を検出する。 - 特許庁

Inversion patterns 21 are recorded on the track Tr(n) by a predetermined light beam 20 capable of forming the large recording mark.例文帳に追加

大きな記録マークを形成できる予め決められた光ビーム２０により、トラックＴｒ（ｎ）に反転パターン２１を記録する。 - 特許庁

The circuit 13 turns back the base current of the TR Q2, amplifies the base current to n times, and then supplies the amplified current as a base current of an output TR Q8 arranged on the final stage.例文帳に追加

そして、このカレントミラー回路１３により、上記トランジスタＱ２のベース電流を折り返し、ｎ倍に増幅した後、最終段の出力用トランジスタＱ８のベース電流として供給する。 - 特許庁

The on-resistance of a P-channel MOS TR TP and an N-channel MOS TR TN of the TR switch is controlled on the basis of signals A, B obtained by comparing a signal equivalent to an analog output signal OUT with an analog reference signal that is a target of the signal OUT.例文帳に追加

アナログ出力信号ＯＵＴと同等の信号を、該信号の目標とするアナログ値の基準信号と比較して得られた信号Ａ及びＢに基づいて、トランジスタ・スイッチのＰチャネルＭＯＳトランジスタＴＰやＮチャネルＭＯＳトランジスタＴＮのオン抵抗値を制御する。 - 特許庁

Also corresponding to each light beam condition, the track Tr(n+1) is reproduced to detect the read-out signals V11, V13, V15.例文帳に追加

また、それぞれの光ビーム条件に対応して、トラックＴｒ（ｎ＋１）を再生して読み出し信号Ｖ１１，Ｖ１３，Ｖ１５を検出する。 - 特許庁

Whereas, when the presumption temperature Tr(n) is less than 120°C (S7; No), after the cooling fan 17 is stopped (S9), it is transferred to S4.例文帳に追加

一方、推定温度Ｔｒ（ｎ）が１２０℃未満である場合（Ｓ７；Ｎｏ）、冷却ファン１７を停止させた後（Ｓ９）、Ｓ４へ移行する。 - 特許庁

A back gate of an N-channel MOS TR N11 of an input stage transfer gate 1 is always connected to a source that is, an input terminal.例文帳に追加

入力段のトランスファゲート１のＮチャネルＭＯＳトランジスタＮ１１のバックゲートを常時ソース、すなわち入力端に接続する。 - 特許庁

To prevent the deterioration of C/N characteristics by suppressing the lowering of a Q value of an oscillation feedback capacitance between the emitter of an oscillation transistor(TR) and the ground.例文帳に追加

発振用トランジスタのエミッタとグランド間の発振用帰還容量のＱ値低下を抑え、Ｃ／Ｎ特性の劣化を防止する。 - 特許庁

A series connection circuit of current control P-channel MOS TR 13 and an N-channel MOS TR 14 is connected between the TRs 11, 12 and an output CH is extracted from a connecting point between the TRs 13, 14.例文帳に追加

これらのトランジスタ１１、１２の間に、電流制御用のＰチャンネル型ＭＯＳトランジスタ１３及びＮチャンネル型ＭＯＳトランジスタ１４を直列に接続し、その間の接続点から出力ＣＨを取り出す。 - 特許庁

Then a bias level (Vbias 1) is supplied to the gate of the n-channel TR 13 for through-current control and a bias level (Vbias 2) is supplied to the gate of the p-channel TR 23 for through-current control.例文帳に追加

そして、貫通電流制御用のｎチャネルトランジスタ１３のゲートには、バイアス電位（Ｖｂｉａｓ１）が供給され、貫通電流制御用のｐチャネルトランジスタ２３のゲートには、バイアス電位（Ｖｂｉａｓ２）が供給される。 - 特許庁

An input signal Vin-P whose amplitude is VDD (power supply voltage)-VBp is given to the operating TR MP1 and an input signal Vin-N whose amplitude is VBb-GND (ground level) in the same as above is given to the operating TR MP2.例文帳に追加

動作トランジスタＭＰ１にはＶＤＤ（電源電圧）−ＶＢｐを振幅とする入力信号Ｖｉｎ＿Ｐを入力し、ＭＮ２にはこれと同位相のＶＢｎ−ＧＮＤ（接地電位）を振幅とする信号Ｖｉｎ＿Ｎを入力する。 - 特許庁