「Serial/parallel conversion」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

When the number of times of shifting is not greater than a predetermined set value, the frequency detection circuit 5 outputs a signal for making a resetting operation to a resetting signal input terminal NR belonging to a 1: 7 serial-parallel conversion circuit 2 of a data processing part 100 to control the output of received data.例文帳に追加

そして、その遷移回数が予め定めた設定値以下のときには、周波数検知回路５からデータ処理部１００の１：７シリアル−パラレル変換回路２の有するリセット信号入力端子ＮＲにリセット動作をさせる信号を出力し、受信データの出力を規制する。 - 特許庁

An error detection part 1 uses error check data EC added to R, G and B data of each pixel of received image data converted from a serial form to a parallel form by a serial/parallel conversion part 100 to detect the transfer error of the received image data by a pixel unit.例文帳に追加

エラー検出部１は、シリアルーパラレル変換部１００によりシリアル形式からパラレル形式へ変換された受信画像データの画素ごとのＲ、Ｇ、Ｂデータに付加されているエラーチェックデータＥＣを用いて、その受信画像データの転送エラーを画素単位で検出する。 - 特許庁

This display device has a serial-parallel conversion part which converts the digital serial data inputted through a connector for digital data transmission into parallel data and measures the horizontal frequency and vertical frequency of the input video signal and pixel clock to decide the signal by a decision part according to the measurement result.例文帳に追加

デジタルデータ伝送用コネクタを通して入力されたデジタルシリアルデータをシリアルパラレル変換するシリアルパラレル変換部を有し、入力映像信号の水平周波数と垂直周波数と画素クロックを測定し、その測定結果に基づき判断部にて信号判別を行う。 - 特許庁

A transmitter 221 applies serial-parallel conversion to transmission signals, respectively performs spectrum spread of the transmission signals by using the cyclic expansion diffusion code, adds results obtained by using different diffusion signals, modulates added results with a different frequency by using inverse Fourier transform, etc., and outputs the results.例文帳に追加

送信装置２２１は、伝送信号をシリアルパラレル変換し、そのそれぞれを巡回拡張拡散符号を用いてスペクトラム拡散し、異なる拡散符号を用いた結果を加算し、加算した結果を逆フーリエ変換などを用いて異なる周波数で変調し、送信する。 - 特許庁

To solve the problem that a plurality of PLL circuits, serial-parallel conversion circuits and latch circuits of different frequencies are required in transmitter and receiver sides for serially transmitting/receiving row data signals different in frequency from column data signals based on clock signals generated from different PLL circuits.例文帳に追加

列側データ信号と周波数の異なる行側データ信号を異なるＰＬＬ回路から生成したクロック信号でシリアル送受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。 - 特許庁

The clock data recovery circuit has a SerDes circuit 101 for receiving a serial data and a reference SerDes circuit 102 for receiving a parallel running clock signal, wherein the SerDes circuit 101 carries out serial-parallel conversion of the serial data received by a regenerated clock which is phase-controlled using a phase control signal P_CS generated by the reference SerDes circuit 102.例文帳に追加

シリアルデータを受信するSerDes回路101と、並走クロック信号を受信する参照SerDes回路102とを有し、SerDes回路101は、参照SerDes回路102の生成した位相制御信号P_CSを用いて位相制御された再生クロックにより受信したシリアルデータの直列並列変換を行う。 - 特許庁

When the semiconductor integrated circuit is operated for test, input data TI for test are given to the scan registers 21 and 24 at the front ends of the divided chains synchronously to a multiplied clock signal CKD which is obtained by doubling a clock signal CK after the data are converted into parallel data S41 and S42 by means of a serial/parallel conversion circuit 40.例文帳に追加

試験動作時には、試験入力データＴＩがクロック信号ＣＫの２倍の逓倍クロック信号ＣＫＤに同期して与えられ、直列並列変換回路４０で並列データＳ４１，Ｓ４２に変換されて、各分割チェーンの先端のスキャンレジスタ２１，２５に与えられる。 - 特許庁

To ensure timing margin of serial parallel conversion at an output stage, even when the timing adjustment for a parallel clock and a serial clock is difficult in the configuration, where parallel input data are parallel-serial converted and an LSI is used to process the converted signal.例文帳に追加

パラレル入力データをパラレルシリアル変換してからＬＳＩで信号処理を行い、その結果をシリアルパラレル変換して出力する構成で、パラレル用クロックとシリアル用クロックのタイミング調整が難しい場合でも、出力段におけるシリアルパラレル変換のタイミングマージンを確保できるようにする。 - 特許庁

This differential coding circuit 100 comprising a 1-bit 2-stage serial parallel conversion circuit 110, a two-digit binary adder 130, N-stage delay registers 141, 142, and exclusive OR circuits 120, 150 can conduct differential coding with time delays of the N-stage delay registers 141, 142 only.例文帳に追加

１ビット２段の直並列変換回路１１０、二桁２進加算器１３０、Ｎ段遅延レジスタ１４１及び１４２、排他的論理和回路１２０及び１５０から構成される差動符号化回路１００は、Ｎ段遅延レジスタ１４１及び１４２の時間遅延のみで差動符号化ができる。 - 特許庁

In a transmission section 2 for the modem device A, 12 represents a serial-parallel conversion section, is controlled by a transmission control section 5, uses at least a partial sub-channel and series-parallel converts transmission data at a symbol unit by using at least the partial symbol period of the used sub-channel.例文帳に追加

モデム装置Ａの送信部２において、１２は直並列変換部であり、伝送制御部５により制御されて、少なくとも一部のサブチャンネルを使用し、使用されるサブチャンネルの少なくとも一部のシンボル期間を使用して、送信データをシンボル単位で直並列変換する。 - 特許庁

In a LAN unit 1, a transmission differential serial signal 22 and a reception differential serial signal 23 sent/received between an optical transceiver 12 and a serial/parallel conversion circuit 11 are branched and given to an exclusive connector 16 via drivers 13, 14 to configure an electric exclusive high speed serial channel.例文帳に追加

ＬＡＮ装置１において、光トランシーバ１１とシリアル／パラレル変換回路１１との間で送受信される送信差動シリアル信号２２と受信差動シリアル信号２３とを分岐し、ドライバ１３、１４を介して専用コネクタ１６に接続して、電気的な専用高速シリアル回線を構成する。 - 特許庁

To provide a simply structured serial-parallel signal conversion input/ output device capable of carrying out the control of various driven apparatus with a serial signal in a batch or of changing respective output signals of various sensors into serial signals to transmit them in a batch to a control system.例文帳に追加

駆動制御される各種機器の制御をシリアル信号によって一括して行うことができ、あるいは、各種センサの出力信号をシリアル信号化して、一括して制御系に伝送することができる簡単な構成のシリアル−パラレル信号変換入出力装置を得る。 - 特許庁

To provide a pattern synchronization circuit which rearranges parallel signals resulting from applying serial/parallel conversion to a frame signal received by a pattern evaluation device so as to match a head position of the frame with a position of a bit 0 of the parallel signals, the mount area of which can be configured small.例文帳に追加

パターン評価装置に入力されるフレーム信号のシリアル−パラレル変換後のパラレル信号を並び替えて、フレームの先頭位置をパラレル信号のBIT０の位置に合わせるパターン同期回路において、実装面積が小さく構成することが可能となるパターン同期回路の提供。 - 特許庁

In the serial/parallel conversion circuit 140, continuous two pieces of data out of a plurality of pieces of data inputted continuously synchronizing with an internal clock CLK are written simultaneously in mini-arrays being different from each other, the two pieces of data read simultaneously from the different mini-arrays are outputted continuously synchronizing with the internal clock ICLK.例文帳に追加

シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。 - 特許庁

In such a constitution, it is possible to store all digital signals S102 in the memory 100 and then to read them out with no loss by storing the data (which cannot be stored in the macro 101) of the final cycle whose signals S102 are smaller than the number of bits of serial/parallel conversion into the register 111.例文帳に追加

この構成によって、デジタル信号Ｓ１０２がシリアルパラレル変換のビット数に満たない最終サイクル（メモリマクロ１０１に格納できない）データをシフトレジスタ１１１に格納することにより、デジタル信号Ｓ１０２をラインメモリ１００にすべて格納することができ、ロスなく読み出すことが可能である。 - 特許庁

When the serial data for the differential signal line and the clock mapping are changed, the connection switching circuit 20 switches the connection of the signal lines for replacing the clock by the serial data, and the mapping changing circuit 110 changes the mapping of the data channel for the parallel data outputted from the serial/parallel conversion circuit 40.例文帳に追加

差動信号線に対するシリアルデータ、クロックのマッピングが変更された場合に、接続切り替え回路２０が、クロックとシリアルデータを入れ替えるための信号線の接続の切り替えを行い、マッピング変更回路１１０が、シリアル／パラレル変換回路４０から出力されるパラレルデータに対するデータチャネルのマッピングの変更を行う。 - 特許庁

A serial/parallel conversion section 101 converts transmission data of one sequence into transmission data of a plurality of sequences, outputs the transmission data of the 1st and 4th sequences respectively to error correction coding sections 102, 103 and outputs the transmission data of the 2nd and 3rd sequences to an IFFT(Inverse Fast Fourier Transform) section 106.例文帳に追加

シリアル／パラレル変換部１０１は、一系列の送信データを複数系列の送信データに変換し、第１系列および第４系列の送信データをそれぞれ誤り訂正符号化部１０２および１０３に出力し、第２系列および第３系列の送信データをＩＦＦＴ部１０６に出力する。 - 特許庁

The image recording device includes: a plurality of transmission lines 166 provided in a plurality of ink droplet discharge parts, respectively and transmitting each pixel signal of a parallel image signal converted by a serial/parallel conversion part to the corresponding ink droplet discharge part; and a detection part 152 detecting presence/absence of errors of the parallel image signal based on the pixel signal transmitted to each transmission line 166.例文帳に追加

複数のインク滴吐出部毎に設けられると共に、シリアル／パラレル変換部で変換されたパラレル画像信号の各画素信号を対応するインク滴吐出部に伝送する複数の伝送線１６６と、伝送線１６６の各々に伝送された画素信号に基づいてパラレル画像信号の誤りの有無を検出する検出部１５２と、を備える。 - 特許庁

A control circuit for A/D converters comprises a control portion 111 for generating CS signals and clock signals sent to the many A/D converters, first and second serial/parallel conversion portions 112 and 113 for converting serial data signals sent from the many A/D converters into parallel data signals, first and second data storage portion 114 and 115 for storing the parallel data.例文帳に追加

ADコンバータ制御回路は複数のADコンバータに対するＣＳ信号、クロック信号を生成するコントロール部１１１と複数のADコンバータからのシリアルデータ信号をパラレルに変換するシリアルパラレル１変換部１１２、シリアルパラレル２変換部１１３とパラレルデータを格納するデータ１格納部１１４とデータ２格納部１１５で構成される。 - 特許庁

The OFDM transmission apparatus performs OFDM (Orthogonal Frequency Division Multiplexing) processing on transmission data, transmits the data and includes an interleave section for randomizing the transmission data based on a random number generated using a predetermined random number generation technique on a pre-stage of serial/parallel conversion for carrier modulation, and a control section for controlling the interleave section to randomize the transmission data differently in re-transmission and first transmission.例文帳に追加

ＯＦＤＭ送信装置は、送信データをＯＦＤＭ（Orthogonal Frequency Division Multiplexing）処理して送信し、キャリア変調するためにシリアル／パラレル変換する前段階で、所定の乱数発生手法を用いて発生した乱数に基づいて送信データをランダム化するインタリーブ部と、再送信時と初回送信時とで送信データに異なるランダム化を施すようにインタリーブ部を制御する制御部とを具備する。 - 特許庁

The serial/parallel conversion circuit 111 of a 1 side 11 restores the serial signals s13 to the parallel signals s14, parity signals p11 and the timing signals t10 and a parity check circuit 112 checks the parallel signals s14 by the parity signals p11, outputs s15 them to a state holding circuit 113 as state signals to be held when they are normal and clears holding data when they are abnormal.例文帳に追加

１ｓｉｄｅ１１のシリアルパラレル変換回路１１１は、シリアル信号ｓ１３をパラレル信号ｓ１４、パリティ信号ｐ１１、タイミング信号ｔ１０を復元し、パリティチェック回路１１２はパラレル信号ｓ１４をパリティ信号ｐ１１でチェックし正常であれば状態保持回路１１３に状態信号として出力ｓ１５して保持し、異常であれば保持データをクリアする。 - 特許庁

A trimming device 2 includes n fuse trimming selection circuits 21, and a serial parallel conversion circuit which converts input serial data into parallel data, and outputs a trimming signal to the n fuse trimming selection circuits 21, wherein in the fuse trimming selection circuit 21, a first fuse cutting circuit 33, a second fuse cutting circuit 36, and a selector circuit 50 are provided.例文帳に追加

ｎ個のヒューズトリミング選択回路２１と、入力されるシリアルのデータをパラレルのデータに変換してｎ個のヒューズトリミング選択回路２１にトリミング信号を出力するシリアルパラレル変換回路と、を備えたトリミング装置２であって、ヒューズトリミング選択回路２１には、第１のヒューズ切断回路３３と、第２のヒューズ切断回路３６と、セレクタ回路５０とが設けられている。 - 特許庁

The serial/parallel mutual conversion of the signals is executed, all the signals are transmitted to a micro processing circuit installed and disposed on the board, the processing and control of communication contents are executed in it and guiding communication is performed on the basis of the contents.例文帳に追加

装置本体基板上に、デジタルパルスを無線出力するためのパルス無線送受信回路と、このパルス返信波を受信するための回路を内部に構成し、この信号を無線通信ドライバ回路に送り、これとは別の周波数帯を利用する無線通信用の、送受信制御回路を同時に同一基板回路上に配設し、これらの信号をシリアル／パラレル相互変換を実行して、すべての信号を、この基板上に設置配設された超小型演算処理回路に送信し、この中において通信内容の処理と制御を実行させ、その内容に基づいて、誘導通信を行う。 - 特許庁