「Tree circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

CLOCK TREE LAYOUT METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路のクロックツリーレイアウト方法 - 特許庁

HUFFMAN TREE GENERATION CIRCUIT AND HUFFMAN TABLE GENERATION SYSTEM例文帳に追加

ハフマン木生成回路およびハフマンテーブル生成システム - 特許庁

METHOD FOR DESIGNING CLOCK TREE OF SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路のクロックツリー設計方法 - 特許庁

To provide a clock-tree circuit having less power consumption.例文帳に追加

消費電力の少ないクロックツリー回路を提供する。 - 特許庁

CLOCK DISTRIBUTION DESIGNING METHOD AND BUFFER CIRCUIT FOR TREE STRUCTURE例文帳に追加

クロック分配設計方法、及び、木構造のバッファ回路 - 特許庁

LOW SKEW CLOCK TREE CIRCUIT USING VARIABLE THRESHOLD VOLTAGE TRANSISTOR例文帳に追加

可変閾値電圧トランジスタを用いた低スキュークロックツリー回路 - 特許庁

METHOD FOR DESIGNING INTEGRATED CIRCUIT DEVICE, CLOCK TREE CONSTRUCTION TOOL AND INTEGRATED CIRCUIT DEVICE例文帳に追加

集積回路装置の設計方法、クロックツリー構築ツール及び集積回路装置 - 特許庁

CLOCK TREE FORMING METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT AND PROGRAM例文帳に追加

半導体集積回路のクロックツリー形成方法およびプログラム。 - 特許庁

To provide a clock tree design method and device capable of reducing power consumption of clock tree and of entire FF circuit connected to the clock tree.例文帳に追加

クロックツリー及びクロックツリーに接続されたＦＦ回路全体で消費電力を低減できるクロックツリー設計方法及び装置を提供する。 - 特許庁

BUS CONTROL SYSTEM FOR INTEGRATED CIRCUIT DEVICE IMPROVED IN BUS TREE EFFICIENCY例文帳に追加

バス使用効率を高めた集積回路装置のバス制御方式 - 特許庁

The clock tree circuit is provided with: a first clock tree cell installed in the poststage of a clock signal introducing terminal; a second clock tree cell installed in the poststage of the first clock tree in the prestage of the clock synchronization circuit; and a clock ramification point installed in the prestage of the second clock tree cell.例文帳に追加

クロックツリー回路は、クロック信号導入端の後段に設けられた第一のクロックツリーセルと、クロック同期回路の前段でかつ第1のクロックツリーセルより後段に設けられた第二のクロックツリーセルと、第二のクロックツリーセルの前段に設けられたクロック分岐点とを備える。 - 特許庁

DESIGN CIRCUIT FOR COMMUNICATION CHANNEL WITH TREE STRUCTURE, DESIGN METHOD FOR COMMUNICATION CHANNEL WITH TREE STRUCTURE AND COMPUTER-READABLE RECORDING MEDIUM例文帳に追加

木構造を持つ通信路の設計回路及び木構造を持つ通信路の設計方法並びにコンピュータ可読記録媒体 - 特許庁

METHOD OF DESIGNING INTEGRATED CIRCUIT DEVICE, CLOCK TREE CONSTRUCTION TOOL, INTEGRATED CIRCUIT DEVICE, MICROCOMPUTER, AND ELECTRONIC EQUIPMENT例文帳に追加

集積回路装置の設計方法、クロックツリー構築ツール、集積回路装置、マイクロコンピュータ及び電子機器 - 特許庁

An adder tree consisting of a plurality of adders sums outputs of the inverting circuit.例文帳に追加

複数の加算器からなる加算器ツリーが、反転回路の出力を合計する。 - 特許庁

To reduce a clock delay time in CTS (clock tree synthesis) of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のＣＴＳにおいて、クロック遅延時間を削減すること。 - 特許庁

The VP to be most preferentially transmitted is determined by a VP bisected tree sort circuit and the VC to be most preferentially transmitted within the VP is determined in a VC bisected tree sort circuit.例文帳に追加

最優先で送信するＶＰをＶＰ二分木ソート回路で決定し、該ＶＰ内で最優先で送信するＶＣをＶＣ二分木ソート回路において決定する。 - 特許庁

To provide a designing apparatus and a designing method of an addition circuit for automating the design of the addition circuit, such as a Wallace Tree circuit, and to provide a program.例文帳に追加

ウォレスツリー回路などの加算回路の設計を自動化することができる加算回路の設計装置とその方法ならびにプログラムを提供する。 - 特許庁

CLOCK TREE CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, METHOD OF DESIGNING THE SAME, AND MEDIUM RECORDING DESIGN PROGRAM FOR SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

クロックツリー回路、半導体集積回路装置、半導体集積回路装置の設計方法、および、半導体集積回路の設計プログラムを記録した媒体 - 特許庁

To provide a design method for a semiconductor integrated circuit capable of easily preparing a clock tree.例文帳に追加

容易にクロック木を作成できるような半導体集積回路の設計方法を提供する。 - 特許庁

To provide a power consumption reduction circuit capable of reducing the power consumption of a clock tree network provided with a transmission control circuit.例文帳に追加

伝達制御回路を備えたクロックツリーネットワークの消費電力を低減し得る消費電力低減回路を提供する。 - 特許庁

METHOD, LOGICAL DEVICE AND SYSTEM FOR CALCULATING JITTER OF CIRCUIT; AND METHOD, LOGICAL DEVICE AND SYSTEM FOR SYNTHESIZING CLOCK TREE OF CIRCUIT例文帳に追加

回路のジッタを計算する方法、論理装置及びシステム並びに回路のクロックツリーを合成する方法、論理装置及びシステム - 特許庁

If it is determined that hold errors of the semiconductor integrated circuit 600 are reduced by the replacement, circuit data describing the semiconductor integrated circuit 600 resulting from replacing the clock tree 700A with the clock tree 700B are generated (S109).例文帳に追加

半導体集積回路６００のホールドエラーが削減されると判定された場合、クロックツリー７００Ａがクロックツリー７００Ｂで置換された半導体集積回路６００を記述する回路データを生成する（Ｓ１０９）。 - 特許庁

The clock synchronization circuit is provided with: a first clock synchronization circuit to which a clock signal delay-adjusted by the second clock tree cell is supplied; and a second clock synchronization circuit to which the clock signal to be output from the clock tree circuit is supplied at the clock ramification point.例文帳に追加

クロック同期回路は第二のクロックツリーセルで遅延調整されたクロック信号が供給される第一のクロック同期回路とクロック分岐点でクロックツリー回路から出力されるクロック信号が供給される第二のクロック同期回路とを備える。 - 特許庁

This method for calculating jitter by a clock tree in one embodiment divides the clock tree into a plurality of stages and calculates jitters of one or more stages according to a model of at least a part of a circuit related to the clock tree.例文帳に追加

一実施例でのクロックツリーにてジッタを計算する方法は、クロックツリーを複数のステージに分割し、クロックツリーに関連する回路の少なくとも一部分のモデルに従って、１以上のステージのジッタを算出する。 - 特許庁

Optionally, the 4-input selection circuit may be provided with three 2-input selection circuits that are laid out in a tree form.例文帳に追加

４入力選択回路は、ツリー状配置された３個の２入力選択回路を備えてもよい。 - 特許庁

To realize formation of a tree structure without considering a repairing flip-flop in a semiconductor circuit.例文帳に追加

半導体回路において、リペア用フリップフロップを考慮することなくツリー構造を形成できるようにする。 - 特許庁

This semiconductor integrated circuit is provided with: a clock tree circuit for delay-adjusting a clock signal by various delay amounts; and a clock synchronization circuit to which the delay-adjusted clock signal is supplied.例文帳に追加

クロック信号を種々の遅延量で遅延調整するクロックツリー回路と、遅延調整されたクロック信号が供給されるクロック同期回路とを備える。 - 特許庁

To provide an information processor, a power supply system tree creation method, and a program, saving on a labor for creating a power supply tree from a circuit diagram.例文帳に追加

回路図から電源系統ツリーを作成する作業の省力化を実現することができる情報処理装置、電源系統ツリー作成方法およびプログラムを提供する。 - 特許庁

Driver cells are arranged like a tree, and an exclusive logical sum circuit 4 and a driver cell 5 for controlling delay at one input side of the exclusive logical sum circuit 4 are arranged between a register 2 and the driver cell at the terminal of the tree connected to the register 2.例文帳に追加

ドライバセルをツリー状に配し、レジスタ２とそれに接続される上記ツリーの末端のドライバセルとの間に、排他的論理和回路４およびその入力側の一方に遅延調整用ドライバセル５を配置する。 - 特許庁

To improve a fine clock skew to be generated in a clock distributing circuit constituted by using a clock tree synthesis method on a semiconductor integrated circuit.例文帳に追加

半導体集積回路上でクロックツリーシンセシス方法を使用して構成するクロック分配回路で発生する微小なクロックスキューを改善する。 - 特許庁

In a method for calculating jitter in a clock tree in one embodiment, the clock tree is divided into a plurality of stages, and the jitter in one or more of the stages is calculated according to a model of at least a part of a circuit associated to the clock tree.例文帳に追加

一実施例でのクロックツリーにてジッタを計算する方法は、クロックツリーを複数のステージに分割し、クロックツリーに関連する回路の少なくとも一部分のモデルに従って、１以上のステージのジッタを算出する。 - 特許庁

A logic hierarchical structure tree is generated by extracting a logic hierarchical structure from an inputted design object circuit.例文帳に追加

入力した設計対象回路から、論理階層構造を抽出して、論理階層構造木を生成する。 - 特許庁

To provide a layout design of a semiconductor integrated circuit containing a gated clock circuit, wherein a scale of a clock tree circuit is curtailed without changing a net list, and a delay amount of a clock signal is reduced.例文帳に追加

ゲーテッドクロック回路を含む半導体集積回路のレイアウト設計において、ネットリストを変更することなしに、クロックツリー回路の規模を削減し、クロック信号の遅延量を低減する。 - 特許庁

A data-storage Java servlet 21 and a tree structured data Java servlet 22 always obtain data from their own storage devices and update tree structure data D1 having the circuit numbers as the main key.例文帳に追加

データ格納サーブレット２１とツリー構造化データサーブレット２２とは、常時、それぞれの記憶装置からデータを取得し、回路番号を主キーとしたツリー構造データＤ１を更新している。 - 特許庁

A multiplication array(MA) is divided into divided Wallace tree arrays (DWA-DWD) for executing multiplication by performing tree-shaped addition, and an added result is transmitted from the divided tree arrays to a final addition circuit(FNAD).例文帳に追加

乗算アレイ（ＭＡ）をそれぞれが個々に乗算をツリー状加算を行なうことにより実行する分割ワレスツリーアレイ（ＤＷＡ−ＤＷＤ）に分割し、これらの分割ワレスツリーアレイから最終加算回路（ＦＮＡＤ）に向かって加算結果を伝達する。 - 特許庁

On the basis of the hold error values HEV1 and HEV2, it is determined whether hold errors of the semiconductor integrated circuit 600 are reduced by replacing the clock tree 700A with the clock tree 700B (S108).例文帳に追加

ホールドエラー値ＨＥＶ１及びＨＥＶ２に基づいて、クロックツリー７００Ａをクロックツリー７００Ｂで置換することで半導体集積回路６００のホールドエラーが削減されるか判定する（Ｓ１０８）。 - 特許庁

To compensate for a delay time of a clock tree (CT) only with a delay fluctuation width by a delay element of a delay circuit part in VCDLs (voltage-controlled delay circuit) constituting a DLL (dynamic link library).例文帳に追加

ＤＬＬを形成するＶＣＤＬにおいて、クロック・ツリー（ＣＴ）部の遅延時間を遅延回路部の遅延素子による遅延変動幅だけで補償することにある。 - 特許庁

To compose a pass transistor logic circuit which is faster and has a smaller chip area and lower power consumption than a pass transistor logic circuit obtained by mapping from a mere binary decision tree.例文帳に追加

単なる二分決定木からのマッピングにより得られるパストランジスタ論理回路よりも、高速、小チップ面積、低消費電力のパストランジスタ論理回路を合成すること。 - 特許庁

A run-length judgment preprocessing section 2 comprising a convergence chain AND circuit (tree AND circuit network) judges how many times the same polarity data continues for one line data.例文帳に追加

１ラインデータについて、同一極性データが何回連続するかを、収束連鎖型論理積回路（樹状AND回路網）で構成されたランレングス判定前処理部２で判定する。 - 特許庁

To reproduce a formerly constructed clock tree without redesign even when there is correction of an RTL or a circuit change in a layout process of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のレイアウト工程において、ＲＴＬの修正や回路変更が発生しても、以前に構築したクロックツリーを再設計することなく再現する。 - 特許庁

To provide a delay analysis method of an integrated circuit that enables finding of delay condition violation expressing after clock tree synthesis during delay analysis in an ideal clock mode before clock tree synthesis, and enables reduction of the design man-hour when the delay condition violation expressing after clock tree synthesis is included in design data before the clock tree synthesis.例文帳に追加

クロックツリー合成前の理想クロックモードでの遅延解析時に、クロックツリー合成後に発現する遅延条件違反を発見できるようにし、クロックツリー合成前の設計データにクロックツリー合成後に発現する遅延条件違反が含まれている場合の設計工数を低減化できるようにした集積回路の遅延解析方法を提供する。 - 特許庁

In one embodiment, to efficiently calculate the jitter and to achieve clock skew zero, a model synthesizes a symmetrical clock tree of the circuit in which corresponding stages in all paths from a root of the clock tree to sinks of the clock tree exhibit properties approximately electrically equivalent to each other.例文帳に追加

一実施例では、ジッタを効率的に計算し且つクロックスキューゼロを達成するため、モデルは回路の対称的なクロックツリーを合成し、そのツリーでは区六浮くツリーのルートからクロックツリーのシンクに至る全てのパス中の関連するステージは、近似的に電気的に互いに等価な性質を示す。 - 特許庁

A buffer circuit group 11a on the clock tree network includes a transmission control circuit GCB for controlling application/shut off of a clock signal CLK to the buffer circuit group 11a, and switch circuits TR3, TR4 for interrupting the connection between the buffer circuit group 11a and power supplies VDD, Vss when the transmission control circuit GCB interrupts the clock signal CLK.例文帳に追加

バッファ回路群１１ａへのクロック信号ＣＬＫの供給と遮断を制御する伝達制御回路ＧＣＢと、伝達制御回路ＧＣＢでクロック信号ＣＬＫを遮断するとき、バッファ回路群１１ａと電源ＶDD，Ｖssとの接続を遮断するスイッチ回路Ｔr3，Ｔr4とを備えた。 - 特許庁

To determine the change of circuit performance due to noise generation, and support the design of a clock tree for avoiding performance deterioration due to the noise.例文帳に追加

ノイズ発生による回路性能の変化を把握するとともに、ノイズによる性能劣化を回避するクロックツリーの設計を支援する。 - 特許庁

To facilitate delay time adjustments by optimizing a clock tree in a clock control circuit for LSI integrating test circuits.例文帳に追加

テスト回路を内蔵したＬＳＩのクロック制御回路において、クロックツリーを最適化することで、遅延時間の調整作業を簡単にする。 - 特許庁