「Tree circuit」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Specifically, a first sub-tree 321 having the clock gate 303 with the specified input pin 304 as a sub-route and having a circuit element group 311 coupled direct to the clock gate 303 as a terminal is divided from the clock tree 300.例文帳に追加

具体的には、この入力ピン３０４が指定されたクロックゲート３０３をサブルートとし、クロックゲート３０３に直結している回路素子群３１１を終端とする第１のサブツリー３２１を、クロックツリー３００から分割する。 - 特許庁

With respect to the case where a clock tree 700A of a semiconductor integrated circuit 600 is not replaced with a clock tree 700B where a frequency divider 752 is added, a hold error value HEV1 about modules 761 and 762 is calculated (S105).例文帳に追加

半導体集積回路６００のクロックツリー７００Ａが、分周器７５２が追加されたクロックツリー７００Ｂで置換されない場合について、モジュール７６１及び７６２に関するホールドエラー値ＨＥＶ１を算出する（Ｓ１０５）。 - 特許庁

To attain simulation for the variance of a clock skew in the design of a semiconductor integrated circuit by an efficient(realistic) circuit scale which is equivalent to the simulation of a whole clock tree.例文帳に追加

半導体集積回路の設計におけるクロックスキューのばらつきに対するシミュレーションを、クロックツリー全体をシミュレーションするのと等価で且つ効率的（現実的）な回路規模で行なえるようにする。 - 特許庁

To provide a design method or the like for a semiconductor integrated circuit, capable of preventing addition of a large number of buffers to a clock tree.例文帳に追加

クロックツリーに数多くのバッファが追加されてしまうこと等を防止することができる半導体集積回路の設計方法等を提供する。 - 特許庁

The 4-input selection circuit can be provided with three 2-input selection circuits deposited in a tree form and can select its input by a tournament method.例文帳に追加

４入力選択回路は、ツリー状に配置された３個の２入力選択回路を備えてトーナメント方式により入力を選択するようにしてもよい。 - 特許庁

The phase adjustment circuit 6 adjusts the delay time of the latch timing signal to be supplied to the latch circuits 3 and 4 through a clock tree circuit 7 on the basis of a comparison result between the clock and an output of a pseudo delay circuit simulated from the clock.例文帳に追加

位相調整回路６は、クロックと当該クロックから擬似する擬似遅延回路の出力との比較結果に基づいてクロックツリー回路７を通過してラッチ回路３、４へと供給されるラッチタイミング信号の遅延時間を調整する。 - 特許庁

The memory access circuit 14 comprises: a phase locked circuit 141; a first phi clock tree 151; first and second delay synchronization circuits 142 and 143; first and second phase detect circuits 147a and 147b; and a master delay synchronization circuit 155.例文帳に追加

メモリアクセス回路１４は、位相同期回路１４１と、第１ファイクロックツリー１５１と、第１及び第２遅延同期回路１４２及び１４３と、第１及び第２位相検出回路１４７ａ及び１４７ｂと、マスタ遅延同期回路１５５と、を備える。 - 特許庁

A carry generation circuit 309 is constituted of a carry generation tree of m (4≤m)-ary tree construction constructed by using a domino logic gate, inputs the terms g (i) and p (i) outputted from the circuit 301 and a carry input Cin and outputs a carry signal c (i) to each digit.例文帳に追加

桁上げ生成回路３０９は、ドミノ論理ゲートを用いて構成されるｍ（４≦ｍ）進木構成のキャリー生成ツリーからなり、ｐｇ生成回路３０１から出力される桁上げ生成項ｇ（ｉ）及び桁上げ伝搬項ｐ（ｉ）と、桁上げ入力Ｃｉｎとを入力し、各桁への桁上げ信号ｃ（ｉ）を出力する。 - 特許庁

The layout device for arranging and wiring a circuit part in the semiconductor integrated circuit based on circuit information is equipped with a means for recognizing the clock gating circuit inserted in a clock line, a means for arranging circuit parts except for the recognized clock gating circuit and a means for arranging the clock gating circuit and structuring a clock tree while adjusting clock skew in consideration of low electric power consumption.例文帳に追加

回路情報に基づいて半導体集積回路内の回路部分の配置・配線を行うレイアウト装置であって、クロックラインに挿入されているクロックゲーティング回路を認識する手段と、認識されたクロックゲーティング回路以外の回路部分の配置を行う手段と、クロックゲーティング回路の配置およびクロックツリー構築を、低消費電力化を考慮した上でクロックスキューを調整しつつ実施する手段とを備える。 - 特許庁

To provide a layout designing method of a semiconductor integrated circuit and the circuit itself designed by the designing method wherein its designing efficiency is improved by reducing the clock skew value of its clock tree to the extent of it being unaffected substantially due to the reduction.例文帳に追加

実質的に影響がない程度にクロックスキュー値を低減させて設計効率を高めた半導体集積回路のレイアウト設計方法及びこの設計方法による半導体集積回路を提供する。 - 特許庁

The digital encoder (DEM circuit) 12 has a plurality of DEM circuits 12a and 12b disposed like a multi-stage tree and outputs a digital signal to each digital/analog conversion element 13a of a digital/analog conversion circuit 13.例文帳に追加

本発明のデジタルエンコーダ（ＤＥＭ回路）１２は、複数のＤＥＭ回路１２ａ、１２ｂが複数段のツリー状に配置され、デジタルアナログ変換回路１３の各デジタルアナログ変換素子１３ａにデジタル信号を出力する。 - 特許庁

In a clock tree generation apparatus 200, an acquisition part 201 acquires a net list of a clock tree 300, synchronous group information, and placement information about circuit elements such as FFs to determine whether or not a synchronous group A or B includes a pin interposed in a clock path.例文帳に追加

クロックツリー生成装置２００は、取得部２０１により、クロックツリー３００のネットリスト、同期グループ情報、およびＦＦなどの回路素子の配置情報を取得し、同期グループＡまたはＢ内に、クロックパス途中に存在するピンがあるか否かを判定する。 - 特許庁

To convert individual digits of a binarized decimal number into a binary number at high speed by using a conversion table and to simultaneously add them in parallel by a three input two output addition circuit tree to perform addition processing at a high speed.例文帳に追加

２進化１０進数の各位桁を変換テーブルで２進数に高速変換し、３入力２出力加算回路木で並列同時に加算して高速化する。 - 特許庁

To provide a synchronous circuit designing method capable of shortening designing time, and avoiding iteration by conducting layout of flip-flops and a clock tree with priority.例文帳に追加

フリップフロップ及びクロックツリーのレイアウトを優先して行うことにより、設計時間を短縮するとともに、イタレーションを回避することができる同期回路設計方法を提供する。 - 特許庁

To provide a signal distribution phase switching circuit for preventing reduction in the flexibility of a null beam pattern, while maintaining an effect of a tree structure as it is.例文帳に追加

本発明の目的は、ツリー構造の効果は維持したまま、ヌルビームパターンの自由度の減少を防ぐ信号分配位相切り換え回路を提供することである。 - 特許庁

Then the data signal sent out of the D flip-flop circuit 4 is sent out to a signal processing circuit 6 which operates in synchronism with the clock sent out of a trafling-stage clock tree 5 to prevent the signal processing circuit 6 from misrecognizing the data signal.例文帳に追加

そして、このＤフリップフロップ回路４から送出されるデータ信号を、後段のクロックツリー５から送出されるクロックに同期して動作する信号処理回路６に送出することによって、信号処理回路６におけるデータ信号の誤認識を防ぐことができる。 - 特許庁

Clock buffers 11-14 constituting a clock-tree circuit 1 are supplied from a dedicated clock buffer power supply terminal 101 with a lower power supply voltage than that supplied from a general circuit power supply terminal 102.例文帳に追加

クロックツリー回路１を構成するクロックバッファ１１〜１４へは、専用のクロックバッファ用電源端子１０１から、一般回路用電源端子１０２から供給される電源電圧より低い電圧の電源電圧を供給する。 - 特許庁

To provide a layout method and a layout program of a semiconductor device which can effectively arrange required minimum decoupling capacitance in accordance with a circuit constitution, an arrangement position, operation timing, and a clock tree of a functional circuit.例文帳に追加

機能回路の回路構成、配置位置、動作タイミング、およびクロックツリーに応じて、必要最小限のデカップリング容量を効率的に配置することができる半導体装置のレイアウト方法およびレイアウトプログラムを提供すること。 - 特許庁

A clock synchronous relation analyzing means 10 analyzes a synchronous relation about each clock output between the plurality of clock signal sources and the logic circuit with the plurality of clock signal sources connected to each input terminal, and since a clock tree configuring means 20 generates a clock tree, clock skew can be reduced without reconfiguring a clock tree.例文帳に追加

複数のクロック信号源と、この複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、クロック同期関係解析手段１０によって、同期関係を解析し、この解析結果に基づいて、クロックツリー構成手段２０によって、クロックツリーを生成するため、クロックツリーを再構成することなく、クロックスキューを低減することができる。 - 特許庁

Then, the internal circuit is actually divided into the plurality of hierarchical blocks, a clock tree inside the hierarchical block is generated with the common and exclusive clock ports as a route according to the changed temporary wiring, and then the clock tree between the hierarchical blocks is generated with a clock source where the clock is supplied as the route.例文帳に追加

続いて、内部回路を、実際に複数の階層ブロックに分割し、変更された仮配線に従い、共通および専用のクロックポートをルートとして、階層ブロック内のクロックツリーを生成した後、クロックが供給されるクロックソースをルートとして、階層ブロック間のクロックツリーを生成する。 - 特許庁

To reduce a control message related with the connection switching of a distribution tree, and to reduce the load of a circuit and the load of a user terminal even when a plurality of user terminals simultaneously switch the connection of the distribution tree of content on the distribution start time of the next program according to program edition.例文帳に追加

番組編成に従って、次の番組の配信開始時刻に複数の利用者端末が一斉にコンテンツの配信ツリーの接続を切り替える際にも、配信ツリーの接続切替に係る制御メッセージを削減し、回線負荷及び利用者端末の負荷を軽減する。 - 特許庁

The circuit change is performed by giving the structure data to an input inversion portion by a programmable NOT gate for an N-operation, a fundamental circuit where a two input NAND gate or a two input OR gate is a tree structure of a binary tree and is connected by installing the programmable NOT gate between respective connection lines, and an output inversion portion by the programmable NOT gate for the N-operation.例文帳に追加

この回路変更は、Ｎ操作のためのプログラマブルＮＯＴゲートによる入力反転部と、２入力ＮＡＮＤゲートまたは２入力ＯＲゲートが、二分木の木構造で、それぞれの接続線の間にプログラマブルＮＯＴゲートを介在させて接続された基本回路と、Ｎ操作のためのプログラマブルＮＯＴゲートによる出力反転部とに、構成データを与えることにより行う。 - 特許庁

To provide a method for reconstructing a spanning tree configuration and selecting a shortest route to restart communication by temporarily avoiding communication breakdown except when the circuit breakdown takes place even if a spanning tree is applied, and arbitrarily canceling the setting during the time period wherein no problem arises even when the communication breakdown occurs due to user's reasons.例文帳に追加

スパニングツリーを適応しても回線断以外の場合は通信断を一時的に回避し、また、ユーザ都合で通信断を伴っても問題ない時間帯に任意に設定を解除することにより、スパニングツリー構成を再構築し、最短ルートを選択して通信を再開する方式を提供する。 - 特許庁

To provide Steiner tree handling equipment or the like capable of performing wiring design of a circuit easily which can obtain many transformed variations of a Steiner tree, be applied to wiring congestion evaluation requiring the high precision without depending on the kind of wiring tools to be used in a wiring process, and satisfy a variety of wiring specifications.例文帳に追加

スタイナー木の多くの変形バリエーションを得ることができ、また配線プロセスにおいて使用される配線ツールの種類に依存することなく、高い精度が要求される配線混雑度評価に適用でき、もって種々の配線仕様を満たす回路の配線設計を容易に行うことができるスタイナー木ハンドリング装置等を得る。 - 特許庁

An output voltage 16 from an integration circuit 15 becomes higher when a high level duty of an end clock signal 3 acquired in a functional block at an end of a clock tree 2 is increased, and becomes lower when the high level duty is decreased.例文帳に追加

積分回路１５の出力電圧１６は、クロックツリー２の末端における機能ブロックで得られた末端クロック信号３のハイレベルデューティーが大きくなると高くなり、小さくなると低くなる。 - 特許庁

The delay of a signal to be inputted from a Wallace tree to an adding circuit in the final stage is maximized in a middle rank bit range, and made smaller in low rank and high rank bit ranges.例文帳に追加

ワレスの木から最終段の加算回路へ入力される信号の遅延は、中位のビット範囲において最大となり、下位，上位のビット範囲においてこれより小さくなる特徴を持つ。 - 特許庁

This relay selection circuit is formed in a tree shape, by collecting mechanical relays M1-M8 connected with a plurality of inputs for each given number, and providing semiconductor relays S1-S4 for the given number of groups I-IV.例文帳に追加

リレー選択回路を複数の入力に接続されたメカニカルリレーＭ１〜Ｍ８を所定数ごとに集め、所定数集めたグループＩ〜IVごとに半導体リレーＳ１〜Ｓ４を設けてツリー状に形成する。 - 特許庁

Thereafter, after carrying out circuit correction or a change of the netlist, the saved hierarchy block is inserted into the netlist, a hierarchy is expanded after automatic arrangement, and physical arrangement information of the clock tree is reproduced.例文帳に追加

その後回路修正やネットリストの変更を行った後に、保存しておいて階層ブロックをネットリストに挿入し、自動配置後に階層を展開し、クロックツリーの物理配置情報を再現する。 - 特許庁

To optimally generate a clock tree by analyzing a synchronous relation about each clock output between a plurality of clock signal sources and a logic circuit with the plurality of clock signal sources connected to each input terminal.例文帳に追加

複数のクロック信号源と、複数のクロック信号源が各入力端子に接続された論理回路との各クロック出力について、同期関係を解析してクロックツリーを最良に生成する。 - 特許庁

In the clock distribution circuit 1, a signal based on a clock signal from a clock tree 13 is delayed by a plurality of inverter circuits 32a and 32b and a monitor circuit 17 is included for estimating the timing violation on the basis of the amount of delay by the plurality of inverter circuits 32a and 32b.例文帳に追加

クロック供給回路１は、クロックツリー１３からのクロック信号に基づく信号を複数のインバータ回路３２ａ及び３２ｂによって遅延させ、複数のインバータ回路３２ａ及び３２ｂによる遅延量に基づいてタイミング違反を推定するモニタ回路１７を有する。 - 特許庁

To reduce a throughput for obtaining an ASV of each module of a multi-power source LSI, and to adjust a power supply voltage to be supplied to each module to a proper value even when manufacturing variation dependency and power supply voltage dependency between a clock tree circuit and a logic circuit configuring a module are different.例文帳に追加

多電源ＬＳＩの各モジュールのＡＳＶを求めるための処理量を軽減させ、モジュールを構成するクロックツリー回路と論理回路製造との製造ばらつき依存性と電源電圧依存性とが異なる場合でも各モジュールに供給する電源電圧を適切な値に調整すること。 - 特許庁

After the clock distributing circuit is composed of the buffers 10-16 and the logic gate 31 while using clock tree synthesis, when clock skew is generated, the signal transmission route of the logic gate 31 is changed and the clock skew is improved without reconstructing the clock distributing circuit.例文帳に追加

そして、バッファ１０〜１６と論理ゲート３１とにより、クロックツリーシンセシスを使用してクロック分配回路を構成した後、クロックスキューが発生した場合に、論理ゲート３１の信号伝達経路を変更して、クロック分配回路を再構築することなくクロックスキューを改善する。 - 特許庁

In addition, since it is clear which signal source a clock synchronization element (flip-flop) to which clock is supplied from the logic circuit synchronizes with to operate, a clock tree with small clock skew and little power consumption is easily configured so that a circuit malfunction resulting from timing violation can be prevented.例文帳に追加

また、論理回路からクロックが供給されるクロック同期素子（フリップフロップ）が、どちらの信号源に同期して動作するかが分かるため、クロックスキューが小さく、消費電力が少ないクロックツリーを簡単に構成してタイミング違反による回路誤動作を防ぐことができる。 - 特許庁

The addition circuit to be designed includes a plurality of carry-over storage adders connected in a tree shape, and respective digit signals in a plurality of partial products to be added are inputted to the initial stage of the trees.例文帳に追加

設計対象とする加算回路には、ツリー状に接続された複数の桁上げ保存加算器が含まれており、そのツリーの初段には、加算される複数の部分積の各桁の信号が入力されている。 - 特許庁

When an extra (FF) is required due to alteration of circuit after layout, the clock tree is not modified and the extra FF is routed through a buffer for the extra FF at a modifying block 3.例文帳に追加

レイアウト後に回路変更が発生してフリップフロップ（ＦＦ）を追加する必要が生じた場合にはクロックツリーの修正は行わず、修正処理３において追加ＦＦ用バッファ経由で追加ＦＦに配線する。 - 特許庁

The semiconductor integrated circuit has a plurality of flip-flops inserted among a plurality of combinational circuits, and a clock tree distributing the clock signals to a plurality of the flip-flops; and is operated synchronously by the clock signals.例文帳に追加

本発明の半導体集積回路は、複数の組み合わせ回路間に挿入された複数のフリップフロップと、複数のフリップフロップにクロック信号を分配するクロックツリーとを有し、クロック信号により同期動作する。 - 特許庁

To suppress the increase of a processing load of a node device and the increase of a circuit load to which the node device is connected when the node device participates in both sides of a content distribution store system and a tree-type broadcasting system, and provide stable contents data.例文帳に追加

ノード装置が、コンテンツ分散保存システムとツリー型放送システムの双方に参加する場合、ノード装置の処理負荷並びにノード装置が接続される回線負荷の増大を抑え、安定したコンテンツデータの提供を行う。 - 特許庁

A clock distributing circuit 3 is composed of buffers 10-16 constituting a clock tree and a logic gate (selector) 31 having one specified signal transmission route of delay almost equal with the buffers 10-16 and the other signal transmission route.例文帳に追加

クロック分配回路３を、クロックツリーを構成するバッファ１０〜１６と、特定の１つの信号伝達経路がバッファ１０〜１６とほぼ等しい遅延であり、さらに他の信号伝達経路を持つ論理ゲート（セレクタ）３１とで構成する。 - 特許庁

A signal processing circuit includes a circuit having a plurality of macrocell circuits cascaded, EOR gate tree circuits connected to outputs of EOR gate circuits of macrocell circuits respectively, and register circuits for setting functions of respective macrocell circuits by outputting setting signals to AND gate circuits.例文帳に追加

また、本発明の信号処理回路は、マクロセル回路を複数個縦続接続した回路と、マクロセル回路のＥＯＲゲート回路の出力とそれぞれ接続されたＥＯＲゲートツリー回路と、ＡＮＤゲート回路に設定信号を出力することにより各マクロセル回路の機能を設定するレジスタ回路とを備える。 - 特許庁

The data center tracking circuit comprises a plurality of serially-connected clock buffers and includes a clock tree which buffers clocks and outputs output signals; a sensing unit which senses the changes in the phases of the output signals, based on the clocks and outputs sensing signals; and a delay compensating unit which adjusts the current supplied to the clock tree in accordance with the sensing signals and adjusts the phases of the output signals.例文帳に追加

本発明は、直列連結した複数のクロックバッファーからなり、クロックをバッファーリングして出力信号を出力するクロックツリー；クロックに基づき、出力信号の位相の変化を感知して感知信号を出力する感知部；及び、感知信号に応じて、クロックツリーに供給される電流を調節し、出力信号の位相を調節するディレイ補償部を含む。 - 特許庁

An integer-adding CSA tree, which is composed of carry storage adders CSA 120-1 to 120-5 which can carry out high-speed computation with a smaller circuit, which lacks an AND gate 106 for switching carry output, compared with a full adder.例文帳に追加

全加算器に比べて桁上げ出力切換用のアンドゲート１０６が無い分だけ小さい回路で高速演算可能な桁上げ保存加算器ＣＳＡ１２０−１〜１２０−５から構成された整数加算用のＣＳＡツリーを改良する。 - 特許庁

Using a signal resulting from processing a control signal of a higher-order side of the clock tree for a control signal of the power switch 9 can execute a wide variety of power controls for the combination circuit and the flip-flops 7, 8 while suppressing timing deterioration more in comparison with absence of the power control.例文帳に追加

クロックツリーの上位側の制御信号を加工した信号を電源スイッチ９の制御信号に用いることで、電源制御のない場合に比べ、タイミング悪化を押さえつつ、広範囲の組み合わせ回路とフリップフロップ７，８の電源制御が可能となる。 - 特許庁

A clock buffer with a clock stop function is inserted into a clock line connected to a flip-flop to be controlled for a clock stop individually by using a clock tree construction tool for inserting a clock buffer into the clock line so that clocks to be supplied to the flip-flops in an integrated circuit device are synchronized.例文帳に追加

集積回路装置内のフィリッププロップに供給されるクロックの同期がとれるように、クロックラインにクロックバッファを挿入するクロックツリー構築ツールを用いて、個別にクロック停止の制御を行いたいフィリッププロップに接続されたクロックラインに、クロック停止機能付きクロックバッファを挿入する。 - 特許庁

This design data analysis program converts HDL design data into syntax tree data, searches signal propagation paths based thereon, counts the number of signal wires between blocks, detects a register circuit, searches registers operating by a same control signal and searches a data path operating asynchronously.例文帳に追加

ＨＤＬ設計データを構文木データに変換し、それを基に信号伝播経路の探索、ブロック間信号線数の計数、ファンアウト数の計数、レジスタ回路の検出、同一制御信号で動作するレジスタの検索、非同期に動作するデータパスの検索を実行する構成である。 - 特許庁

When performing circuit design using a clock frequency-divided by a flip flop based on a definer design, flip flops in a net list 22 are classified into a definer tree flip flop, a frequency-division flip flop and the other normal flip flops by referring to the net list 22 and a definer signal information 23.例文帳に追加

デファイナ設計によりフリップフロップにより分周化されたクロックを用いた回路設計を行う場合に、ネットリスト２２内のフリップフロップを、ネットリスト２２とデファイナ信号情報２３とを参照して、デファイナツリーフリップフロップと、分周化フリップフロップと、その他の通常のフリップフロップとに分類する。 - 特許庁