「cache TAG」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

An ID is respectively attached to the respective application groups, a tag field of the cache memory is expanded, and the ID is recorded when cache fill is performed.例文帳に追加

各アプリケーション群にそれぞれＩＤを付け、キャッシュメモリのタグフィールドを拡張し、キャッシュフィルを行う際にこのＩＤを記録しておく。 - 特許庁

Besides, address and tag information showing the address on a shared memory 400 and the state of the data held on the cache memories 120 and 220 inside respective processors 100 and 200 is held just by cache capacity for the unit of a cache line in processor cache tag tables 350 and 351.例文帳に追加

また、各プロセッサ１００，２００の内部のキャッシュ・メモリ１２０，２２０に共有メモリ４００上のどのアドレスのデータがどのような状態で保持されているかを示すアドレスおよびタグ情報を、プロセッサ・キャッシュ・タグ・テーブル３５０，３５１にキャッシュ容量分だけキャッシュ・ライン単位で保持する。 - 特許庁

The tag cache includes a plurality of tags, where each tag is associated with one of the pages in the memory device and each tag includes a pointer to at least one of the lines in the prefetch buffer.例文帳に追加

タグ・キャッシュは複数のタグを含み、各タグはメモリ装置におけるページの１つと関連付けられ、プリフェッチ・バッファにおけるラインの少なくとも１つに対するポインタを含む。 - 特許庁

The processor also holds, in the plurality of cache lines, a tag address used for retrieval of the data held in the cache lines and a flag indicating validity of the data held in the cache lines.例文帳に追加

また、プロセッサは、キャッシュラインに保持されるデータの検索に用いるタグアドレスと、キャッシュラインに保持されるデータの有効性を示すフラグとを、前記複数のキャッシュラインにそれぞれ保持する。 - 特許庁

Meanwhile, when a tag ID is stored inside, the buffer cache device 41 returns the stored tag ID to the application 14.例文帳に追加

他方、タグＩＤが内部に記憶されている場合は、バッファキャッシュ装置４１は、記憶しているタグＩＤをアプリケーション１４に返答する。 - 特許庁

In each entry of a tag storage section 220 of the cache memory, "pending" 224 is stored in addition to a tag address 221, "valid" 222 and "dirty" 223.例文帳に追加

キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、保留中２２４を記憶する。 - 特許庁

An area bit to be set as ON when the operand hits is provided in the tag part of the instruction cache.例文帳に追加

命令キャッシュのタグ部にはオペランドがヒットするとＯＮ設定されるエリアビットが設けられる。 - 特許庁

The processing logic then looks for a cache line tag that includes microarchitectural hint bits associated with a FASTCMPXCHG instruction (202).例文帳に追加

次いで、FASTCMPXCHG命令に関連付けられたマイクロアーキテクチャヒントビットを含むキャッシュラインタグを探す（２０２）。 - 特許庁

To accelerate the processing speed by reducing the access to a cache and tag and making the processing parallel.例文帳に追加

キャッシュ、タグへのアクセスを減らし、処理を並列化することによって処理速度の向上を図る。 - 特許庁

To variably control the bit width of a tag address of a cache function based on a hit rate of input data.例文帳に追加

入力データのヒット率に基づいてキャッシュ機能のタグアドレスのビット幅を可変に制御する。 - 特許庁

A microinstruction is identified as an FSM operation (as opposed to a cache operation) by an ID tag.例文帳に追加

マイクロ命令は、ＩＤタグによって（キャッシュ演算とは対する）ＦＳＭ演算として特定される。 - 特許庁

Each entry in a cache memory of a tag storage section 220 stores the number of times referenced 224 along with a tag address 221, a valid 222 and a dirty 223.例文帳に追加

キャッシュメモリのタグ記憶部２２０の各エントリにおいて、タグアドレス２２１、バリッド２２２、ダーティ２２３に加えて、参照回数２２４を記憶する。 - 特許庁

In the multiprocessor system, the system controller 110 includes a snoop-tag 111 which is copy information of a cache tag 122 which each CPU 120 holds.例文帳に追加

マルチプロセッサシステムにおいて，システムコントローラ１１０は，各ＣＰＵ１２０が保持するキャッシュタグ１２２のコピー情報であるスヌープタグ１１１を備える。 - 特許庁

A TRUE-TAG to which a parity code is attached and a SHADOW-TAG obtained by inverting its polarities are stored in different addresses (a) and 1a in a cache TAG-RAM 1.例文帳に追加

キャッシュＴＡＧ−ＲＡＭ１内の別のアドレスａ，１ａにパリティコードを付加したＴＲＵＥ−ＴＡＧと、その極性を反転させたＳＨＡＤＯＷ−ＴＡＧを格納する。 - 特許庁

To reduce access frequency to a tag memory and a data memory in a set-associative system cache device.例文帳に追加

セットアソシアティブ方式のキャッシュ装置において、タグメモリとデータメモリに対するアクセス回数を少なくする。 - 特許庁

When reserving a cache line for data related to a command, a tag lookup unit examines the data class in the tag store in order to determine data to be evicted.例文帳に追加

コマンドに関連するデータのためにキャッシュラインを予約する時に、タグルックアップユニットは、エビクトすべきデータを判定するために、タグストア内のデータクラスを調べる。 - 特許庁

A cache memory 6 comprises: a data storage part 16 having lines including four words (Word0, Word1, Word2, and Word3); and a tag storage part 14 for storing a tag identifying each line.例文帳に追加

キャッシュメモリ６は、４つのワード（Word0,Word1,Word2,Word3）を含むラインを有するデータ格納部１６と、各ラインを識別するタグを格納するタグ格納部１４を備える。 - 特許庁

When there is no tag, a prepared data address of a tag of the last LRU on the cache memory is transferred to the CPU and its circumference in a step 102.例文帳に追加

タグがなかった場合、ステップ１０２にて事前に用意されている最終ＬＲＵのタグのキャッシュメモリ上のデータアドレスをＣＰＵとその周辺へ渡す。 - 特許庁

When flash is instructed, the modified cache data are all copied back to a main memory based on the tag addresses and modify information stored in the tag storing part.例文帳に追加

フラッシュが指示されると、タグ記憶部に記憶されるタグアドレス及びモディファイ情報を基にモディファイされているキャッシュデータをすべてメインメモリにコピーバックする。 - 特許庁

A cache hit determination means 8 determines a cache hit when an access request address coincides with tag information stored in a tag information storage means 10 and a status bit in a status information storage means 11 is valid.例文帳に追加

キャッシュヒット判定手段８は、アクセス要求のアドレスがタグ情報格納手段１０のタグ情報と一致し、かつ、状態情報格納手段１１の状態ビットが有効であった場合にキャッシュヒットと判定する。 - 特許庁

To provide a highly efficient virtual index virtual tag cache system which uses an interruptible hardware cleaning function.例文帳に追加

割り込み可能なハードウエア・クリーン機能を用いた高能率な仮想インデックス・仮想タグ・キャッシュ・システムを開示する。 - 特許庁

To reduce access latency to a cache tag memory and to reduce latency required for the transaction processing of a computer system.例文帳に追加

キャッシュタグメモリに対するアクセスレイテンシを軽減し、コンピュータシステムのトランザクション処理に要するレイテンシの削減を図る。 - 特許庁

The register file selects an entry by multiplexer groups having n stages respectively corresponding to the bits of the cache index of n bits (n is a natural number) that is used to search for the instruction cache tag.例文帳に追加

レジスタファイルは、命令キャッシュタグの検索に用いるｎ（ｎは自然数）ビットのキャッシュインデックスの各ビットに対応するｎ段のマルチプレクサ群によってエントリを選択する。 - 特許庁

A cache memory 2 comprises a plurality of ways including a plurality of cache lines having a tag memory 103, a first dirty bit memory 106, an effective bit memory 107, and a data memory 105.例文帳に追加

キャッシュメモリ２はタグメモリ１０３と、第１のダーティビットメモリ１０６と、有効ビットメモリ１０７と、データメモリ１０５と、を含む複数のキャッシュラインを有する複数のウエイを備える。 - 特許庁

The MSB in the Index bit of the address for cache access and the LSB in the Tag bit are used in duplicate, and the bit length of the Tag bit is extended by one bit.例文帳に追加

また、キャッシュアクセスのためのアドレスのＩｎｄｅｘビットのＭＳＢとＴａｇビットのＬＳＢを重複して使用して、Ｔａｇビットのビット長を１ビット拡張する。 - 特許庁

The sub system 40 is provided with a program data RAM 60 for which a tag RAM 54 and a tag comparator 52 are combined and a loop cache sub system 62 parallel to the RAM 60.例文帳に追加

サブシステム４０は、タグＲＡＭ５４およびタグ比較器５２と組み合わせたプログラム・データＲＡＭ６０と、ＲＡＭ６０と並列なループ・キャッシュ・サブシステム６２とを含む。 - 特許庁

This information processor is provided with a CPU 31; a main memory 40 for storing data; and a cache memory 33 for storing TAG data 33a and data units 33b corresponding to the data.例文帳に追加

装置は、CPU３１と、データを記憶するメインメモリ４０と、前記データに対応するTAGデータ３３ａ及びデータ単位３３ｂを記憶するキャッシュメモリ３３とを有している。 - 特許庁

In the information processing system, the number of ways of the snoop tag in the system controller is set larger than the number of ways of the cache tag in the CPU.例文帳に追加

システムコントローラ内のスヌープタグのＷＡＹを、ＣＰＵ内のキャッシュタグのＷＡＹ数よりも多くした情報処理システムにより、上記課題の解決を図る。 - 特許庁

A coherency maintenance processing part 260a retrieves, upon receiving a memory access request from the first-level cache control part 220, the corresponding second-level cache tag, transfers data requested by a processor to a first-level cache, and maintains the coherency between the first-level cache control part 220 and a second-level cache control part based on the registration information recorded in the second-level cache.例文帳に追加

そして、コヒーレンシ維持処理部２６０ａは、第１レベルキャッシュ制御部２２０からメモリアクセス要求を受けた場合に、該当する第２レベルキャッシュタグを検索し、プロセッサの要求するデータを第１レベルキャッシュに転送すると共に、第２レベルキャッシュに記録された登録情報を基にして、第１レベルキャッシュ制御部２２０および第２レベルキャッシュ制御部間のコヒーレンシを維持する。 - 特許庁

To provide a directory-based cache coherency system for reducing a memory bandwidth loss incidental to update of a tag directory.例文帳に追加

タグディレクトリの更新に付随したメインメモリバンド幅損失を低減するディレクトリベースのキャッシュコヒーレンシ方式を提供する。 - 特許庁

To provide a cache TAG controlling method that does not damage the rapidity of the system while enabling error correction to be performed.例文帳に追加

エラーの訂正を可能としながら、システムの高速性を損なうことのないキャッシュＴＡＧ制御方法を提供する。 - 特許庁

In between reading cycles, a cache controller of the cache checks the parity bit in regard to a tag entry, and if a hit is displayed, it checks a parity bit in regard to a corresponding data storage entry.例文帳に追加

読取りサイクルの間に、キャッシュのキャッシュコントローラは、タグエントリについてパリティビットをチェックし、ヒットが表示されると、対応するデータ記憶装置エントリについてパリティビットをチェックする。 - 特許庁

Further, each cache line comprises a tag indicating that a particular block of a main memory is currently stored in the cache line, and a valid bit indicating whether the stored data is valid.例文帳に追加

さらに、各キャッシュラインは、主メモリの特定のブロックがキャッシュラインに現在格納されていることを示すタグと、格納されているデータが有効か否かを示す有効ビットとを含む。 - 特許庁

To provide a cache device capable of suppressing power consumption without reducing line size allowed to be managed by one tag, a semiconductor device including the cache device, a microcomputer, and electronic equipment.例文帳に追加

１つのタグで管理できるラインサイズを小さくすることなく消費電力を抑制可能なキャッシュ装置、これを含む半導体装置、マイクロコンピュータ及び電子機器を提供すること。 - 特許庁

Each cache line comprises a tag which indicates that a specified block of a main memory 130 is currently stored in the cache line and comprises an effective bit which indicates whether stored data is effective.例文帳に追加

さらに、各キャッシュラインは、主メモリ１３０の特定のブロックがキャッシュラインに現在格納されていることを示すタグと、格納されているデータが有効か否かを示す有効ビットとを含む。 - 特許庁

Access from the debugger to the cache is restricted according to the value so that it is not necessary to mount any identifier for discriminating the subdivided secure areas as the tag of the cache.例文帳に追加

この値に応じてデバッガからキャッシュへのアクセスを制限することで、細分化されたセキュア領域を判別する識別子をキャッシュのタグとして実装することが不要となる。 - 特許庁

This cache memory is provided with an address holding part 5 optionally holding an address, and also, an optional address value held by the part 5 can be compared with tag memory data in the cache memory.例文帳に追加

キャッシュメモリに任意にアドレスを保持するアドレス保持部を設け、また、前記アドレス保持部に保持している任意のアドレス値とキャッシュメモリ内のタグメモリデータとを比較することを可能とする。 - 特許庁

The possible combinations of the values of selected specific bits make a system memory where the corresponding tag mapping table are mapped a cache possible area or a cache impossible area according to user definition.例文帳に追加

選ばれた特定ビットの値の可能組合せは使用者の定義により、その相対応したタグマッピング表がマッピングしたシステムメモリーをキャッシュ可能領域またはキャッシュ不可能領域にする。 - 特許庁

To conduct a cache tag test by designating nodes without acquiring wasteful memory resources, regarding a cache tag test method using an operating system in a system having a plurality of nodes including CPUs with cache tags and memory and having crossbars for interconnecting the plurality of nodes.例文帳に追加

本発明はキャッシュタグを持つＣＰＵとメモリとを含むノードが複数個と，前記複数のノードを相互に接続するクロスバーを備えたシステムにおけるオペレーティングシステムによるキャッシュタグ試験方式に関し，無駄なメモリ資源の獲得をすることなく且つノードを指定してキャッシュタグ試験を実施することを目的とする。 - 特許庁

The instruction cache memory 12 is provided with a clock gate circuit 26 which controls the supply of a clock signal CLK to a tag RAM 22.例文帳に追加

命令キャッシュメモリ１２にタグＲＡＭ２２へのクロック信号ＣＬＫの供給を制御するクロックゲート回路２６を設ける。 - 特許庁

A tag that a preceding CLMARK can utilize is present for each cache line if hardware has a capability of processing a FASTCMPXCHG.例文帳に追加

ハードウェアがFASTCMPXCHGを処理する能力を有する場合には、先行するCLMARKが利用可能なタグが、各キャッシュラインについて提示される。 - 特許庁

To control duplicate tag of a CPU cache without additional information from a CPU in a multi-processor system in a write back system.例文帳に追加

ライトバック方式のマルチプロセッサシステムにおいて、ＣＰＵからの付加情報なしで、ＣＰＵキャッシュの複製タグ制御を可能にする。 - 特許庁

A hardware architecture HA is configured so that a tag mode and a cache mode can be selectively achieved by a processor core 1.例文帳に追加

ハードウエア・アーキテクチュアＨＡは、プロセッサ・コア１がタグ・モード及びキャッシュ・モードを選択的に実現できるように構成されている。 - 特許庁

Discriminating means 103, 203 of TAG are provided respectively in a memory controller 113 and a memory 200 having a cache holding mechanism.例文帳に追加

メモリコントローラ（１１３）とキャッシュ保持機構を有するメモリ（２００）のそれぞれに、ＴＡＧの判定手段（１０３，２０３）を設ける。 - 特許庁

The cache memory 21 comprises a data memory 1 for storing data, a tag memory 2 for storing address information about each piece of data, and a cache control part 3 for determining whether the cache memory 21 has a hit or not, and the cache control part 3 has a hit detector/encoder 6, fixed address memory specification parts 7 and a refill object generator 8.例文帳に追加

本発明に係るキャッシュメモリ２１は、データを格納するデータメモリ１と、各データのアドレス情報を格納するタグメモリ２と、キャッシュメモリ２１にヒットしたか否かを判定するキャッシュ制御部３とを備え、キャッシュ制御部３は、ヒット検出器＆エンコーダ６と、固定アドレスメモリ指定部７と、リフィル対象生成器８とを有する。 - 特許庁