「cache TAG」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The semiconductor device includes a central processing unit for output of an address and a cache memory for holding index bits and tag bits.例文帳に追加

本発明に係る半導体装置は、アドレスを出力する中央処理装置と、インデックスビットおよびタグビットを保持するキャッシュメモリとを有する。 - 特許庁

The web cache memory preserves the web page of the broken link, to which the tag is imparted and which is registered in a search database according to an instruction from the client terminal.例文帳に追加

Webキャッシュメモリは、クライアント端末からの指示により、タグが付与され、且つ、検索データベースに登録された、リンク切れのWebページを保存する。 - 特許庁

To add a logic circuit for invalidating an old cache line by realizing a storage and invalidation operation without affecting any integral load data access time in a computer architecture having preliminarily verified tag cache design.例文帳に追加

事前検証済みタグキャッシュ設計を有するコンピュータアーキテクチャにおいて、整数ロードデータアクセス時間に影響を与えることなく記憶および無効化動作を可能にし、旧キャッシュラインを無効化する論理回路を付加する。 - 特許庁

A controlling part 4 compares the index signal in the buffer 5 with a tag (index signal) in a coefficient cache, reads a corresponding coefficient from the coefficient cache 7 when they match and supplies it to an interpolating part 8.例文帳に追加

制御部４は、入力バッファ５中のインデックス信号と係数キャッシュ中のタグ（インデックス信号）とを比較していき、一致したときに対応する係数を係数キャッシュ７から読み出し、補間部８に供給する。 - 特許庁

To provide a cache memory in which tag information can be processed at high speed by using a column switch with a logic operation function and an access time is shortened.例文帳に追加

論理演算機能付きカラムスイッチを用いることによって高速にタグ情報を処理でき、アクセス時間の短縮が図れるキャッシュメモリを提供する。 - 特許庁

A first processing determining part 25 determines whether or not processing with respect to the possession core is required with referring to the status code when coincidence exists in the L2 cache tag 22.例文帳に追加

第１処理判定部２５は、Ｌ２キャッシュタグ２２でヒットした場合にステータスコードを参照して所持コアに対する処理が必要であるか否かを判定する。 - 特許庁

A second processing determining part 26 specifies the possession core by using the L1 cache tag 21 when the processing with respect to the possession core is required, and then, determines a retry.例文帳に追加

第２処理判定部２６は、所持コアに対する処理が必要である場合にＬ１キャッシュタグ２１を用いて所持コアを特定し、リトライ判定する。 - 特許庁

By omitting totaling processing of the snoop results when possible by use of the information of the cache copy tag of its own node, the memory access latency is shortened.例文帳に追加

自ノードのキャッシュコピータグの情報を使って可能な場合にはスヌープ結果の集計処理を省略することでメモリアクセスレイテンシの短縮を図る。 - 特許庁

A bit signal is sent to an enable-line 12 by successive sequence, when a tag value corresponding to a second address B is written in CAM, data inputted to cache from the address A exists in a system 22 relating to a tag value of the address B.例文帳に追加

後続シーケンスでイネーブル線１２にヒット信号を送り、第２アドレスＢに対応するタグ値をＣＡＭに書込むと、アドレスＡからキャッシュに入れたデータは、アドレスＢのタグ値に関連するシステム２２に存在する。 - 特許庁

In a tag memory in a tag part 13, an upper address of data stored in each cache 15 and status indicating whether the data is the latest data or not are stored in an entry corresponding to the lower address of the data.例文帳に追加

タグ部13内のタグメモリには、各キャッシュ１５に格納されているデータの上位アドレスと、そのデータが最新データであるか否かを示すステータスとが、上記データの下位アドレスに対応するエントリに格納されている。 - 特許庁

In order to realize this transferring, the data cache is provided with a mechanism for rewriting a tag memory and a data memory in accordance with a writing request from a bus, and the coprocessor is provided with an address generating device for designating the data cache as a writing address.例文帳に追加

これを実現するために、データキャッシュには、バスからの書き込み要求に応じてタグメモリとデータメモリを書き換える機構を搭載し、コプロセッサにはデータキャッシュを書き込み先として指定可能なアドレス生成装置を搭載する。 - 特許庁

A tag memory control section 210 reads data stored in memory blocks MB1-MB4 and cache memory blocks CMB1-CMB4 or writes data to the memory block and the cache memory block by responding to a write address or a read address.例文帳に追加

タグメモリ制御部２１０は書き込みアドレスまたは読み取りアドレスに応答してメモリブロックＭＢ１〜ＭＢ４及びキャッシュメモリブロックＣＭＢ１〜ＣＭＢ４に格納されたデータを読み取るか、メモリブロック及びキャッシュメモリブロックにデータを書き込む。 - 特許庁

In a processor module on the receiving side, a cache controller detects that the header is rewritten, reads communication data stored in the buffer corresponding to the address information stored in the header, stores the address information in a new cache tag, stores the communication data in a cache block, and then interrupts the processor.例文帳に追加

受信側のプロセッサモジュールでは、キャッシュコントローラが、ヘッダが書き換えられたことを検出して、ヘッダに格納されたアドレス情報に対応するバッファに格納されている通信データをリードし、アドレス情報を新たなキャッシュタグに格納するとともに、通信データをキャッシュブロックに格納した後、プロセッサに割込みをかける。 - 特許庁

A circuit to be used for tag information and hit judgment, etc., are abolished in the cache memory 120 and a storage area display register 110 to indicate an area of a main memory 150 currently stored in the cache memory 120 is provided in a microprocessor 100 instead of the circuit.例文帳に追加

キャッシュメモリ１２０にはタグ情報やヒット判定などに使用する回路を廃止し，代わりにマイクロプロセッサ１００に，現在キャッシュメモリ１２０内に格納されているメインメモリ１５０の領域を示す格納領域表示レジスタ１１０を設ける。 - 特許庁

A parameter reference means refers to a parameter cache 211 on the basis of the description of a tag of a help file and acquires a parameter value set in an OPAC processing part 21.例文帳に追加

パラメータ参照手段は、ヘルプファイルのタグの記述に基づいて、パラメータキャッシュ２１１を参照して、ＯＰＡＣ処理部２１において設定されたパラメータ値を取得する。 - 特許庁

The mechanism of an unavailable cache tag is diverted to error management in the local memory area 22, and correct information is always acquired from the duplexed data.例文帳に追加

さらにローカルメモリ領域２２では、使われないキャッシュタグの機構をエラー管理に流用し、二重化したデータから、常に正しい情報が得られるように制御する。 - 特許庁

Inside a first cache memory inside the first matching domain of the data processing system, a memory block is held in a storage position associated with an address tag and a matching state field.例文帳に追加

データ処理システムの第１の整合ドメイン内の第１のキャッシュ・メモリ内において、アドレス・タグおよび整合状態フィールドに関連した記憶位置にメモリ・ブロックが保持される。 - 特許庁

An instruction analysis information storage area 13 included in a tag storage part 12 in the instruction cache 1 stores the instruction analysis information output from the instruction analysis part 2.例文帳に追加

命令キャッシュ１のタグ格納部１２内の命令解析情報記憶領域１３は、命令解析部２から出力された命令解析情報を記憶する。 - 特許庁

The intermediate storage registers 4, together with an additional tag register 5, may serve as cache for the microprocessor's data requests, further increasing the potential speed of the IC.例文帳に追加

これらの中間記憶装置４は、付加的なタグ記憶装置５とともにマイクロプロセッサのデータ要求に対してキャッシュとして作用しＩＣの潜在的速度を向上させる。 - 特許庁

It is checked whether or not the cache file has the end tag of an HTML document (S2005) and when not, it is considered that the saving is a failure, thereby deleting the file (S2006).例文帳に追加

そのファイルに、ＨＴＭＬ文書の終了タグが存在するか調べ（Ｓ２００５）、存在しなければ保存は失敗したものとして、そのファイルを削除する（Ｓ２００６）。 - 特許庁

A memory controller M2C determines hit or miss for an input address given from a central information processing unit CPU through a primary cache controller M1C by referring to a cache tag memory TM2-1 and a saving tag memory TM2-2, and accesses M2 when either or both of TM2-1 and TM2-2 are hit.例文帳に追加

中央情報処理装置ＣＰＵから１次キャッシュコントローラＭ１Ｃを介して与えられた入力アドレスに対して、メモリコントローラＭ２Ｃは、キャッシュ用のタグメモリＴＭ２−１と救済用のタグメモリＴＭ２−２とを参照することでヒット又はミスを判定し、ＴＭ２−１とＴＭ２−２のいずれか又は両方がヒットした場合にＭ２をアクセスする。 - 特許庁

To exert the original performance of a cache by making the full bit of a tag address be a valid value regardless of memory capacity.例文帳に追加

メモリ容量に関わらずＴａｇアドレスが常に全ｂｉｔ有効値となり、キャッシュ本来の性能を発揮することができるキャッシュ制御方法およびキャッシュコントローラを提供する。 - 特許庁

When the information processor executes the vector store instruction, the cache address generation part generates a group of addresses which are the addresses of the areas to be accessed by the vector store instruction and include the same tag.例文帳に追加

キャッシュアドレス生成部は、情報処理装置がベクトルストア命令を実行するときに、ベクトルストア命令がアクセスする領域のアドレスであり、且つ、同一のタグを含むアドレス群を生成する。 - 特許庁

After that, a coefficient holding memory 6 is accessed by using an index signal that does not match with any cache tag (index signal) to obtain a coefficient, and color data is subjected to interpolation generation in the same manner.例文帳に追加

この後、いずれのキャッシュ・タグ（インデックス信号）とも一致しないインデックス信号を用いて係数保持メモリ６をアクセスして係数を得、同様に色データを補間生成する。 - 特許庁

A resource setting reference means refers to a resource cache 212 on the basis of the tag of the help file and acquires a resource value set by customizing in the OPAC processing part 21.例文帳に追加

リソース設定参照手段は、ヘルプファイルのタグの記述に基づいて、リソースキャッシュ２１２を参照して、ＯＰＡＣ処理部２１においてカスタマイズにより設定されたリソース値を取得する。 - 特許庁

The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer.例文帳に追加

上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。 - 特許庁

The personal digital assistant takes out the template and data on the basis of the ID with which the information stored in the cache is received, and reconstructs the Web page by the extension tag given to the template.例文帳に追加

携帯端末は、キャッシュ内に保存されている情報を受け取ったIDを元に、テンプレートとデータを取り出し、テンプレートに付与されている拡張タグによりWebページを再構成する。 - 特許庁

Each of the plurality of cache memories 21 includes an illegality detection circuit 24 which compares information in the tag storage information 22 with the access request from the arbiter circuit 13 to detect illegal access.例文帳に追加

複数のキャッシュメモリ２１はそれぞれ、タグ格納部２２の情報と、アービタ回路１３からのアクセス要求とを比較して、違反アクセスを検出する違反検出回路２４を含む。 - 特許庁

A cache memory includes a selector circuit for invalidating (fixed to 0 or 1) the MSB in the Index bit of an address for cache access, invalidates the MSB in the Index bit for entering highly reliable mode, and uses only the fist half line of a Tag array to be referred to by the index bit.例文帳に追加

キャッシュアクセスのためのアドレスのＩｎｄｅｘビットのＭＳＢを無効（０固定もしくは１固定）にするためのセレクタ回路を備え、高信頼性モードへの切替のため、ＩｎｄｅｘビットのＭＳＢを無効にし、Ｉｎｄｅｘビットが参照するＴａｇアレイの前半ラインのみ使用する。 - 特許庁

When the read tag information shows the presence of speculative read data in the cache memory 20a or 20b, on the other hand, data existent in this cache memory 20a or 20b are acquired and sent to the processor 10a inside the present node device 100a and the speculative read data are abandoned.例文帳に追加

一方、読み出したタグ情報が、投機読み出しデータがキャッシュメモリ２０ａまたは２０ｂにおいて存在することを示す場合には、このキャッシュメモリ２０ａまたは２０ｂに存在するデータを獲得して自ノード装置１００ａ内のプロセッサ１０ａに送り、投機読み出しデータを廃棄する。 - 特許庁

A server stores a template with an extension tag constituting a Web page transmitted to the personal digital assistant, and data history in a cache together with an ID, refers to information in the cache when transmitting information to the personal digital assistant, and transmits only the ID showing the information as to the already transmitted information.例文帳に追加

サーバは、携帯端末へ送信したWebページを構成する拡張タグ付のテンプレートと、データの履歴をIDと共にキャッシュに保存し、携帯端末へ情報を送信するときに、キャッシュ内の情報を参照し、送信済みの情報は、その情報示すIDのみを送信する。 - 特許庁

In a cache memory, when column address signals CA0-CAn specifying a defective column of a tag memory 1 are inputted, a control circuit 5 non-activates the tag memory 1, while controls a switching circuit 4, and couples a spare data input/output terminal SDQ2 of a data memory to a data bus DB1 between the tag memory 1 and a logic circuit 3.例文帳に追加

キャッシュメモリにおいて、制御回路５は、タグメモリ１の不良列を指定する列アドレス信号ＣＡ０〜ＣＡｎが入力された場合は、たとえばタグメモリ１を非活性化させるとともに切換回路４を制御して、データメモリのスペアデータ入出力端子ＳＤＱ２をタグメモリ１とロジック回路３の間のデータバスＤＢ１に結合させる。 - 特許庁

If it is determined that an access from a master meets a condition of an invalidation range setting unit 121, a cache controller 110 forcibly resets a VALID flag 113 of a corresponding address in a tag memory 111 through an invalidation determination circuit 120 and a tag memory modification unit 122.例文帳に追加

マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。 - 特許庁

To continue operation by guaranteeing the coherency of data even when an uncorrectable fault is generated in an entry of a tag memory in a multiprocessor system provided with a plurality of CPUs each of which is loaded with a cache.例文帳に追加

キャッシュを搭載したCPUを複数備えたマルチプロセッサシステムにおいて、タグメモリのエントリに訂正不可能障害が発生した場合であっても、データのコヒーレンシを保証し、動作を継続できるようにする。 - 特許庁

Concerning the information processor of a multiprocessor system connecting plural processors and plural main memories through a switch type main memory controller, while adopting a control system for performing the coherence control of a cache by holding the copy of the tag of the cache and while relaxing performance reduction caused by false sharing, barrier synchronism between processors is performed at a high speed.例文帳に追加

複数のプロセッサと複数の主記憶をスイッチ型主記憶制御装置で接続したマルチプロセッサ方式の情報処理装置で、キャッシュのコヒーレンス制御をキャッシュのタグのコピーを保持することにより行う制御方式をとりながら、フォールスシェアリングによる性能低下を緩和しつつ、プロセッサ間のバリア同期を高速に行う。 - 特許庁

Consequently, when an application program is executed to access a memory, address comparison is performed in an address tag area 10 which manages only its area, and a cache block area 11 for user management area is accessed in the case of hit.例文帳に追加

したがって、アプリケーションプログラムを実行させ、メモリアクセスする時には、その領域のみを管理するアドレスタグ領域１０でアドレスが比較されヒットしていればユーザー管理領域用キャッシュブロック領域１１へアクセスする。 - 特許庁

When the read tag information shows the absence of speculative read data in all cache memories 20a and 20b, these speculative read data are sent to a processor 10a inside the present node device 100a.例文帳に追加

そして、読み出したタグ情報が、投機的読み出しデータが全キャッシュメモリ２０ａ、２０ｂにおいて存在しないことを示す場合には、この投機読み出しデータを自ノード装置１００ａ内のプロセッサ１０ａに送る。 - 特許庁

The tag memory control section controls so that the read operation and the write operation of the data are separated into the memory blocks and the cache memory blocks respectively to be executed concurrently.例文帳に追加

タグメモリ制御部は、書き込みアドレス及び読み取りアドレスが同じである場合に、データの読み取り動作と書き込み動作とがメモリブロックとキャッシュメモリブロックとにそれぞれ分けられて同時に実行されるように制御する。 - 特許庁

A "De" bit showing the debug authority of the developer is set as a secure tag 1144 in the cache, and a value corresponding to an authentication result 1511 of the developer who is debugging a program on an integrated circuit 1 is reflected.例文帳に追加

キャッシュではセキュアタグ１１４４として、開発者のデバッグ権限を示す「Ｄｅ」ビットを設け、集積回路１上のプログラムのデバッグをしている開発者の認証結果１５１１に応じた値を反映させる。 - 特許庁

A cache register reads content of the RFID tag of merchandise when the merchandise is purchased, a reading information management server is caused to store the read content and also information for specifying a consumer who has purchased the merchandise.例文帳に追加

商品購入時にキャッシュレジスタで商品のＲＦＩＤタグの内容を読み取り情報管理サーバに記憶させ、商品を購入した消費者を特定できる情報も情報管理サーバに記憶させる。 - 特許庁

This clock gate circuit 22 supplies the clock signal CLK to the tag RAM 22 only when a cache line where a word to be read out is stored is changed or when a processor 14 detects a branch instruction.例文帳に追加

このクロックゲート回路２２により、読み出そうとするワードが格納されるべきキャッシュラインが移った場合、又は、プロセッサ１４において分岐命令が検出された場合にのみ、クロック信号ＣＬＫをタグＲＡＭ２２へ供給する。 - 特許庁

In the cache device constituted so that a logical data line of a data array corresponds to a tag of an address array, the data array is constituted of a RAM whose physical line width is narrower than the line size of a logical data line.例文帳に追加

アドレスアレイの１のタグに対してデータアレイの論理的な１のデータラインが対応するよう構成されたキャッシュ装置であって、前記データアレイは論理的なデータラインのラインサイズよりも物理的なライン幅の狭いＲＡＭで構成する。 - 特許庁

When the OS executes its own program by a system call from the application program to access the memory, address comparison is performed only in an address tag area 12 for OS management, and a cache block area 13 for OS management is accessed in the case of hit.例文帳に追加

アプリケーションプログラムからのシステムコールによってＯＳが自身のプログラムを実行し、メモリアクセスする時にも同様にＯＳ管理用アドレスタグ領域１２でのみアドレス比較され、ヒットしていればＯＳ管理用キャッシュブロック領域１３へアクセスする。 - 特許庁

The cache memory control circuit controls activation of tag memories 38a-38d and data memories 40a-40d of the plurality of sets 21a-21d, according to the count values of the plurality of counters 32a-32d and 34a-34d.例文帳に追加

そして、キャッシュメモリ制御回路は、複数のカウンタ３２ａ〜３２ｄ及び３４ａ〜３４ｄのそれぞれのカウント値に応じて、複数のセット２１ａ〜２１ｄのそれぞれのタグメモリ３８ａ〜３８ｄ及びデータメモリ４０ａ〜４０ｄの活性化を制御する。 - 特許庁

When a system controller receives a memory access request from its follower processor, the controller broadcasts the received access request to a system bus and also outputs the cache state included in the tag information corresponding to a memory space x to be accessed to the system bus.例文帳に追加

システム・コントローラが配下のプロセッサからメモリ・アクセス要求を受け取ると、当該メモリ・アクセス要求をシステム・バス上にブロードキャストすると共に、アクセス対象のメモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力する。 - 特許庁