「clock buffer」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

CLOCK BUFFER AND METHOD FOR GENERATING CLOCK SIGNAL例文帳に追加

クロックバッファ及びクロック信号の発生方法 - 特許庁

CLOCK INPUT BUFFER HAVING SLEW TOLERANT CHARACTERISTIC例文帳に追加

耐スル−性のクロック入力バッファ - 特許庁

MEMORY DEVICE HAVING SMALL CLOCK BUFFER例文帳に追加

スモールクロックバッファを備えるメモリ装置 - 特許庁

CLOCK BUFFER CIRCUIT AND CLOCK DISTRIBUTION CIRCUIT USING THE SAME例文帳に追加

クロックバッファ回路及びこれを用いたクロック分配回路 - 特許庁

SEMICONDUCTOR DEVICE INCLUDING CLOCK BUFFER CIRCUIT例文帳に追加

クロックバッファ回路を含む半導体装置 - 特許庁

POST-WRITE BUFFER FOR DOUBLE CLOCK SYSTEM例文帳に追加

二重クロック・システム用の後置書込みバッファ - 特許庁

A clock signal from the outside is supplied to a clock buffer 15 and a system clock is formed.例文帳に追加

外部からのクロック信号がクロックバッファ１５に供給されてシステムクロックが形成される。 - 特許庁

SYSTEM AND METHOD FOR AUTOMATIC CLOCK BUFFER TREE COMPOSITION例文帳に追加

クロックバッファツリー自動合成システムとその方法 - 特許庁

CLOCK BUFFER CIRCUIT, AND MULTIPLEXER USING THE SAME例文帳に追加

クロックバッファ回路及びこれを用いたマルチプレクサ - 特許庁

CLOCK BUFFER CIRCUIT, INTERFACE HAVING THIS CLOCK BUFFER CIRCUIT, AND SYNCHRONOUS TYPE SEMICONDUCTOR STORAGE DEVICE例文帳に追加

クロックバッファ回路およびこのクロックバッファ回路を有するインタフェースならびに同期型半導体記憶装置 - 特許庁

An input buffer circuit 11 receives a clock signal.例文帳に追加

入力バッファ回路１１は、クロック信号を受ける。 - 特許庁

An address buffer 8 has a latch circuit and is controlled by an internal clock CK1 obtained from a clock buffer 4.例文帳に追加

アドレスバッファ８はラッチ回路を有し、クロックバッファ４から得られる内部クロックＣＫ１により制御される。 - 特許庁

The first clock input buffer 22_1 buffers a clock input to first clock terminals P_21, P_22 and outputs it to the first clock output buffer 23_1.例文帳に追加

第１クロック入力バッファ２２_１は、第１クロック端子Ｐ_２１，Ｐ_２２に入力されたクロックをバッファリングして第１クロック出力バッファ２３_１へ出力する。 - 特許庁

An internal clock generator, a clock regulating portion, and a data output buffer are provided.例文帳に追加

内部クロック発生器、クロック調節部及びデータ出力バッファを備える。 - 特許庁

The receiver 20_n includes a data input buffer 21, a first clock input buffer 22_1 and a first clock output buffer 23_1.例文帳に追加

受信装置２０_ｎは、データ入力バッファ２１、第１クロック入力バッファ２２_１および第１クロック出力バッファ２３_１を備える。 - 特許庁

CLOCK DISTRIBUTION DESIGNING METHOD AND BUFFER CIRCUIT FOR TREE STRUCTURE例文帳に追加

クロック分配設計方法、及び、木構造のバッファ回路 - 特許庁

The first clock output buffer 23_1 buffers the clock inputted from the first clock input buffer 22_1 and outputs it from second clock terminals P_31, P_32.例文帳に追加

第１クロック出力バッファ２３_１は、第１クロック入力バッファ２２_１から入力されたクロックをバッファリングして第２クロック端子Ｐ_３１，Ｐ_３２から出力させる。 - 特許庁

The power source disconnection signal receiving buffer 201 closes the gate terminal of a clock output buffer 301, and stops the transmission of any clock from a clock source 601.例文帳に追加

電源断信号受信バッファ２０１は、クロック出力バッファ３０１のゲート端子を閉じ、クロック源６０１からのクロック送出を停止する。 - 特許庁

In accordance with the clock for reproduction, a buffer control section outputs audio data from the buffer.例文帳に追加

バッファ制御部は、再生用クロックに従って、音声データをバッファから出力する。 - 特許庁

A first-in first-out buffer(FIFO) buffer 12 loads data corresponding to an input clock from a data packet.例文帳に追加

ＦＩＦＯバッファ１２は、データ・パケットからの入力クロックに応じてデータをロードする。 - 特許庁

Therefore, it is not necessary to provide a clock buffer for the outside clock signal, and it is possible to reduce current consumption.例文帳に追加

外部クロック信号用のクロックバッファが不要となり、消費電流が小さくなる。 - 特許庁

A buffer 104 delays arrival of the clock signal clk to the clock terminal CK3.例文帳に追加

バッファ１０４は、クロック信号ｃｌｋのクロック端子ＣＫ３への到達を遅延させる。 - 特許庁

To reduce clock skew by suppressing wiring variation between a final-stage clock buffer and a clock distributing circuit supplying a clock.例文帳に追加

最終段クロックバッファとクロックを供給するクロック分配回路間の配線ばらつきを抑止することにより、クロックスキューを低減する。 - 特許庁

A clock buffer circuit generates a reference clock signal in response to the external clock signal, and a delay monitor circuit delays the reference clock signal.例文帳に追加

クロックバッファ回路は、外部クロック信号に応答して基準クロック信号を発生し、遅延モニタは基準クロック信号を遅延させる。 - 特許庁

A clock generating circuit of a semiconductor memory apparatus includes a phase splitter that delays a clock to generate a delayed clock and inverts the clock to generate an inverted clock, and a clock buffer that buffers the delayed clock and the inverted clock and outputs them as a rising clock and a falling clock.例文帳に追加

本発明は、クロックを遅延させて遅延クロックを生成し、前記クロックを反転させて反転クロックを生成する位相スプリッタと、遅延クロック及び反転クロックをバッファリングして、立ち上りクロック及び立ち下りクロックとして出力するクロックバッファを含む。 - 特許庁

This DLL circuit is equipped with a delay circuit 20 between a clock buffer 5 and an output buffer 10 so as to put the input clock CLK inputted to the clock buffer 5 and the output clock OCLK outputted from the output buffer 10 in phase with each other.例文帳に追加

このＤＬＬ回路には、クロックバッファ５に入力される入力クロックＣＬＫと出力バッファ１０から出力される出力クロックＯＣＬＫとの位相を合わせるために、これらバッファ間に遅延回路２０が備えられている。 - 特許庁

As the clock of a flip flop 110 at the final stage of the output of an LSI 2, not a clock 205 after passing through the clock buffer 108 but a clock 204 to be inputted to the buffer 108 is used.例文帳に追加

LSI2の出力の最終段のフリップフロップ１１０のクロックは、クロックバッファ１０８を通過したあとのクロック２０５ではなく、クロックバッファ１０８に入力されるクロック２０４を使用する。 - 特許庁

The second buffer 22, in response to the second clock, receives the data.例文帳に追加

第２のバッファ２２は、第２のクロックに応答してデータを受ける。 - 特許庁

A clock signal CLK is supplied from a main clock buffer 4 to plural modules M1-M6.例文帳に追加

複数のモジュールＭ１〜Ｍ６に、メインクロックバッファ４よりクロック信号ＣＬＫが供給される。 - 特許庁

To provide an integrated circuit capable of achieving by one clock route buffer the supply of a clock to a circuit in which a clock is desired to be stopped and to a circuit in which a clock is not desired to be stopped.例文帳に追加

クロックをとめたい回路とクロックをとめたくない回路へのクロックの供給を１つのクロックルートバッファで実現できる集積回路の提供。 - 特許庁

The clock drift detection and recovery component discriminates from the buffer occupied amount reports the extent of clock drift between the client device clock and the host device clock.例文帳に追加

クロックドリフト検出および復旧コンポーネントは、バッファ占有量レポートから、クライアントデバイスクロックとホストデバイスクロックとの間のクロックドリフトの程度を判別する。 - 特許庁

This logic circuit has: a final-stage buffer cell 100 amplifying an inputted clock; and the flip-flops F/F1a-h adjacent to the buffer cell, and inputted with the clock from the buffer cell.例文帳に追加

入力されたクロックを増幅する最終段バッファセル１００と、バッファセルに隣接し、バッファセルからクロックが入力されるフリップフロップＦ／Ｆ１ａ〜ｈとを備える。 - 特許庁

To provide a memory device having a small clock buffer in which low electric power can be achieved by controlling on/off of the small clock buffer.例文帳に追加

スモールクロックバッファをオン／オフ制御して低電力を実現することができるスモールクロックバッファを備えるメモリ装置を提供すること。 - 特許庁

A clock buffer with a clock stop function is inserted into a clock line connected to a flip-flop to be controlled for a clock stop individually by using a clock tree construction tool for inserting a clock buffer into the clock line so that clocks to be supplied to the flip-flops in an integrated circuit device are synchronized.例文帳に追加

集積回路装置内のフィリッププロップに供給されるクロックの同期がとれるように、クロックラインにクロックバッファを挿入するクロックツリー構築ツールを用いて、個別にクロック停止の制御を行いたいフィリッププロップに接続されたクロックラインに、クロック停止機能付きクロックバッファを挿入する。 - 特許庁

The reception buffer clock control part 37 on the clock master side generates a fixed clock from a variable clock part 32 and clears the reception buffer part 30 upon reception of the instruction from the start up completion notification detection part 39.例文帳に追加

クロックマスタ側の受信バッファ・クロック制御部３７は、可変クロック部３２から固定クロックを発生させ、スタートアップ完了通知検出部３９から指示を受けると、受信バッファ部３０をクリアする。 - 特許庁

The bit buffer 22 uses a clock same as the optimal clock provided to the identifier 21 as a write clock and uses a system clock of 1244.16 MHzk that is a system clock of the OLT, for reading.例文帳に追加

ビットバッファ２２は、識別器２１に供給される最適クロックと同一のクロックを書込みクロックとして用いて、読出しにはＯＬＴのシステムクロックである1244.16MHz kのシステムクロックを用いる。 - 特許庁

When a receiving buffer amount of the receiving buffer of the master channel reaches a predetermined center value, a variable clock unit is set to a center frequency and actuated, and the clock frequency of the variable clock unit is controlled and clock synchronized with the clock master side so that the receiving buffer amount after the actuation becomes stable at the center value.例文帳に追加

マスタチャネルの受信バッファに蓄積された受信バッファ量が所定のセンタ値に達した際に可変クロック部を中心周波数に設定して起動、起動後に受信バッファ量がセンタ値に安定するように可変クロック部のクロック周波数を制御して、クロックマスタ側にクロック同期させる。 - 特許庁

To provide a clock buffer circuit that is compliant with a wideband of clock signals in a small circuit scale.例文帳に追加

小さな回路規模により広帯域のクロック信号に対応できるクロックバッファ回路を提供すること。 - 特許庁

A start up completion monitoring part 38 on the clock slave side, in response to detecting that a reception buffer clock control part 37 has cleared a reception buffer, transmits a packet showing that it is detected that the reception buffer has been cleared on the clock slave side, from a packet assembling part 26.例文帳に追加

クロックスレーブ側のスタートアップ完了監視部３８は、受信バッファ・クロック制御部３７が受信バッファをクリアした事を検出して、その旨を示すパケットをパケット組立部２６から送出させる。 - 特許庁

INTEGRATED CIRCUIT DEVICE WITH INPUT BUFFER FOR COPING WITH HIGH-SPEED CLOCK例文帳に追加

高速クロックに対応可能な入力バッファを持つ集積回路装置 - 特許庁

The second buffer memory operates by the clock inside the nonvolatile memory device.例文帳に追加

第２のバッファメモリは不揮発性記憶装置内部のクロックで動作する。 - 特許庁

The bus bridge 3 and the write buffer operate at a first clock, the register operates at a second clock which is asynchronous with the first clock, and the write buffer and the register are synchronized, thereby transferring the data to the register from the write buffer.例文帳に追加

バスブリッジ３およびライトバッファは第１のクロックで動作し、レジスタは第１のクロックとは非同期の第２のクロックで動作し、ライトバッファとレジスタとを同期化することでライトバッファからレジスタへデータを転送する。 - 特許庁

An input buffer 2 converts input clocks into a positive-phase clock and a negative-phase clock, and a peak hold circuit 11 delays the positive-phase clock.例文帳に追加

入力バッファ２は入力するクロックを正相クロックと逆相クロックに変換し、ピークホールド回路11は正相クロックを遅延させる。 - 特許庁

A clock is corrected in response to data amounts of the sound buffer 2 and a dummy data buffer 8, and the regenerating part 4 regenerates the sound data output from the buffer 2 based on the clock.例文帳に追加

また、音声バッファ２やダミーデータバッファ８のデータ量に応じてクロックを補正し、音声再生部４はこのクロックに基づいて音声バッファ２から出力される音声データを再生する。 - 特許庁

This circuit is provided with a clock activating circuit 50 which activates internal clock signals ICLK12 and ICLK22 when both of an internal clock signal ICLK11 outputted from the clock buffer 1 and an internal clock signal ICLK21 outputted from the clock buffer 2 are activated between clock buffers 1, 2 and a pulse width control circuit 3.例文帳に追加

クロックバッファ１，２とパルス幅制御回路３との間にクロックバッファ１から出力される内部クロック信号ＩＣＬＫ１１とクロックバッファ２から出力される内部クロック信号ＩＣＬＫ２１との両方が活性化されると内部クロック信号ＩＣＬＫ１２およびＩＣＬＫ２２を活性化するクロック活性化回路５０を設ける。 - 特許庁