「clock buffer」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A PLL circuit 2 controls the phase and frequency of a clock signal C0 to be supplied to a synchronous circuit body 1 based on a clock signal C0' outputted from a buffer circuit group in the body 1.例文帳に追加

ＰＬＬ回路２は、同期式回路本体１のバッファ回路群から出力されたクロック信号Ｃ_0 ′に基づいて、同期式回路本体１に供給するクロック信号Ｃ_0 の位相および周波数を制御する。 - 特許庁

To prevent noise from being propagated to another circuit block in the same buffer element by separating a buffer for clock signals and to suppress an image noise and an EMI radiation level within allowable ranges by setting an optimal diffusion degree corresponding to the conditions of buffer elements in each of circuit blocks.例文帳に追加

クロック信号のバッファを分別することにより、同一バッファ素子内で他の回路ブロックにノイズが伝播するのを防止し、かつ各回路ブロックのバッファ素子の条件に応じて最適な拡散度に設定することにより、画像ノイズとＥＭＩ放射レベルを許容範囲内に抑えること。 - 特許庁

On the other hand, a receiver side R1 consists of buffer circuits 12, 13 that receive the distributed clock 1 and the distributed pulse multiplexed output, and a pulse recovery circuit 14 that recovers the original single clock 3 and the original single clock 4 from the received pulse multiplexed output.例文帳に追加

一方受信側Ｒ１は、分配されたクロック１とパルス多重入力を受信するためのバッファー回路１２、１３と、受信したパルス多重入力から元の単独のクロックであるクロック３及びクロック４を再生するためのパルス再生回路１４とにより構成する。 - 特許庁

An STC control unit 21 extracts the value of the system clock added in the buffer and a predetermined clock reference value from the packet sent from a TS packet input unit 4, compares these values and corrects the system clock reproduced in the STC reproducing unit 10 in accordance with a difference thereof.例文帳に追加

ＳＴＣ制御部２１は、ＴＳパケット入力部４から送られてくるパケットから、上記バッファにおいて付加されたシステムクロックの値と所定のクロック基準値とを取り出して比較し、その差に応じてＳＴＣ再生部１０で再生されるシステムクロックを補正する。 - 特許庁

To prevent a buffer memory from overflowing due to a clock error even if the utilization ratio of a transmission line is high in a communication device for transmitting and receiving a frame.例文帳に追加

フレームを送受信する通信装置において、伝送路の利用率が高い場合でもクロック誤差が原因でバッファメモリが溢れることを防止する。 - 特許庁

The trigger signal T is outputted to the receiving buffer 202b thereafter each time the reference clock Sref' is adjusted, is counted up to the packet sending-out interval counted value Δpn.例文帳に追加

これ以後、調整後の基準クロックSref’がパケット送出間隔計数値Δpnだけカウントされるごとに受信バッファ２０２ｂへトリガ信号Tが出力される。 - 特許庁

The clock generating device detects the number of slave devices connected in a slave device mounting detection part, and notifies a buffer type selection part of the detected number.例文帳に追加

クロック生成装置は、スレーブ装置実装検出部において接続されたスレーブ装置の数を検出し、その検出数をバッファタイプ選択部に通知する。 - 特許庁

The buffer 13 outputs data included in the segment data output from the mask circuit 12 to a physical layer device 20 by being synchronized with a clock signal TX_CLK.例文帳に追加

バッファ１３は、マスク回路１２から出力されたセグメントデータに含まれるデータを、クロック信号ＴＸ＿ＣＬＫに同期して物理層デバイス２０に出力する。 - 特許庁

The buffer section generates at least one lower-bit signal by latching at least one input clock signal from an ending time point of a counting operation.例文帳に追加

バッファ部はカウンティング動作の終了時点から少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する。 - 特許庁

A first latch 71 receives the data from the first buffer with the first bit width and outputs the data with the first bit width according to the second clock of the second period.例文帳に追加

第１ラッチ71は、第１バッファから第１ビット幅でデータを受け取り、第２周期の第２クロックに合わせて第１ビット幅でデータを出力する。 - 特許庁

Thus, the clock frequency of the read timing is controlled so that a writing position and a reading position to the reception buffer 6 constantly hold fixed intervals.例文帳に追加

これにより、受信バッファ６に対する書き込み位置と読み出し位置が常に一定間隔を保つように読み出しタイミングのクロック周波数を制御している。 - 特許庁

To provide a data input/output control circuit absorbing synchronization deviation by a clock speed difference between different systems to keep a buffer use amount stable.例文帳に追加

異なるシステム間のクロック速度差による同期ずれを吸収し、バッファ使用量を安定に保たれるデータ入出力制御回路を提供する。 - 特許庁

A buffer 41 stores user data to be described in a user data field and supplies the user data to a register 46 for the unit of 16 bits synchronously with a clock signal.例文帳に追加

バッファ４１は、ユーザデータフィールドに記述するユーザデータを記憶しており、クロック信号に同期して、ユーザデータを１６ビットずつレジスタ４６に供給する。 - 特許庁

A current buffer circuit 31 forcedly drives a data signal line L7 and a clock signal line L8 to a ground voltage synchronously with the reset operation.例文帳に追加

電流バッファ回路３１は、リセット動作に同期してデータ信号ラインＬ７およびクロック信号ラインＬ８を強制的に接地電位に駆動する。 - 特許庁

To provide a serial/parallel conversion circuit, a data transfer controller, or the like, which combines serial/parallel conversion function with a buffer function to smooth out clock frequency differences.例文帳に追加

シリアル／パラレル変換機能とクロック周波数差を吸収するバッファ機能を併せ持つシリアル／パラレル変換回路、データ転送制御装置等の提供。 - 特許庁

When the assumption skew value is a request skew value or below, the delay insertion part 133 inserts a delay adjustment buffer 206 into a topmost side of the clock tree.例文帳に追加

遅延挿入部１３３は、想定スキュー値が要求スキュー値以下である場合、当該クロックツリーの最上位側に遅延調整バッファ２０６を挿入する。 - 特許庁

To provide a clock layout system and method capable of designing layout while evaluating the level of congestion due to buffer insertion, so that flip-flops are evenly placed.例文帳に追加

バッファ挿入による混雑度を評価したレイアウトが設計でき、Ｆ／Ｆが均等に配置されるクロックレイアウトシステム及びクロックレイアウト方法を提供する。 - 特許庁

In one embodiment, the first and second pulse signals are regenerated and amplified before they are input into a tri-state buffer to recover the clock signal.例文帳に追加

一実施態様では、第１のパルス信号と第２のパルス信号を再発生し増幅した後に３状態バッファに入力してクロック信号を再生する。 - 特許庁

A 2nd file 6 stores the information of maximum capacity allowed for a clock buffer in each operation frequency found out from the limitation of electromigration.例文帳に追加

第２のファイル６はエレクトロマイグレーションの制限から求められた各動作周波数ごとのクロックバッファーに許される最大容量の情報を格納している。 - 特許庁

A delay locked loop DLL circuit is provided with a clock buffer, a phase comparator, a charge pump, a loop filter, a voltage controlled delay circuit and a fixed delay circuit.例文帳に追加

ＤＬＬ回路は、クロックバッファＣＢ、位相比較器ＦＣＰ、チャージポンプＣＰ、ループフィルタＬＦ、電圧制御遅延回路ＶＤＬ、固定遅延回路ＤＬを備える。 - 特許庁

The frequency determining circuit 83 and fine adjusting circuit 85 receive a clock source voltage Vccc, and other buffer circuits receive a peripheral source voltage Vccp.例文帳に追加

周波数決定回路（８３）および微調整回路（８５）はクロック電源電圧（Ｖｃｃｃ）を受け、他のバッファ回路は、周辺電源電圧（Ｖｃｃｐ）を受ける。 - 特許庁

As a result, even when the delay quantity of the clock buffer is varied with the increase of a circuit scale, an interface between the LSI 1 and the LSI 2 can be performed with a fixed timing.例文帳に追加

その結果、回路規模の増加に伴ってクロックバッファの遅延量が変化した場合も、LSI1とLSI2とのインターフェースは、一定のタイミングで行うことができる。 - 特許庁

An output of the TCXO 4 is supplied to many loads such as the CPU 1 and other devices 6 as a common system clock 5a through a buffer 5.例文帳に追加

ＴＣＸＯ４の出力をバッファ５を経由して、ＣＰＵ１や他のデバイス６などの多数の負荷へ共通のシステムクロック５ａとして供給する。 - 特許庁

The write enable circuit 31 synchronizes two clock signals and determines when the destination register can receive the data from the data buffer 29.例文帳に追加

書込みイネーブル回路３１は、２つのクロック信号を同期させて、宛先レジスタがいつデータ・バッファ２９からデータを受けることが可能になるかを決定する。 - 特許庁

Skew can be substantially equalized between the downstream block 34 and other block 33 by altering the inner resistance of the clock buffer 31.例文帳に追加

クロックバッファ３１の内部抵抗を変更することにより、下流側ブロック３４と他のブロック３３との間のスキューを概ね等しくすることが可能である。 - 特許庁

When the amount of the reception data in the reception buffer 102 is more than a prescribed amount, a PLL circuit configured by a voltage-controlled oscillator 110 or the like restores an audio clock signal on the basis of a master clock signal or the like received via a transmission line 910 and a reception read control circuit 103 reads data from the reception buffer 102 synchronously with the restored clock signal.例文帳に追加

受信バッファ１０２の受信データが所定量より多い場合は、伝送路９１０を介して入力されたマスタークロック信号等に基づいて、電圧制御発振器１１０等により構成されたＰＬＬ回路がオーディオクロック信号を復元し、受信リード制御回路１０３は復元されたクロック信号に同期して、受信バッファ１０２からデータを読み出す。 - 特許庁

A clock phase change means selects at least either a clock phase to an output register means disposed before an output buffer means for sending output signals to the semiconductor storage device or a clock phase to an input register means disposed behind an input buffer means for receiving input data from the semiconductor storage device.例文帳に追加

そして、半導体記憶装置への出力信号を送出する出力バッファ手段の前段に設けられた出力側レジスタ手段へのクロック位相、及び、半導体記憶装置からの入力データを受信する入力バッファ手段の後段に設けられた入力側レジスタ手段へのクロック位相の少なくとも一方を、クロック位相変化手段によって選定させることを特徴とする。 - 特許庁

This signal processing system is provided with a processor for writing data processed based on a clock signal in a buffer for storing and outputting written data, and for changing the frequency of a clock signal to be supplied to the processor according to the data quantity held by the buffer.例文帳に追加

本発明による信号処理システムは、書き込まれたデータを保持して出力するバッファに対し、クロック信号に基づいて処理したデータを当該バッファに書き込むとともに、バッファが保持しているデータ量に応じて当該プロセッサに供給されるクロック信号の周波数を変更するプロセッサを備える。 - 特許庁

In the other performing form, the various transmissions of data between a data buffer and a memory device on the modules given from the writing/reading directions are clocked by the reading clock signals and writing clock signals, which have the same phase relation and same transmission delay as a data bus, between the data buffer and the memory device.例文帳に追加

他の実施形態において、書込み及び読出し方向から与えられたモジュール上のデータバッファとメモリ装置との間のデータのあらゆる伝送は、バッファとメモリ装置との間でデータバスと同じ位相関係及び同じ伝搬遅延を持つ読出しクロック信号及び書込みクロック信号によりクロッキングされる。 - 特許庁

Between a buffer memory (HDD115) and the printed circuit board for the print engine 12, there is installed a direct transfer control unit 100 which is capable of fetching a rasterized data directly from the buffer memory and transmitting it in synchronization with a transfer clock on the print engine.例文帳に追加

バッファメモリ（ＨＤＤ１１５）とプリントエンジン基板１２の間に、バッファメモリから直接ラスタライジング後のデータを読み出しプリントエンジン基板の転送クロックに同期して送り出すことのできるダイレクト転送制御装置１００を設ける。 - 特許庁

In each of the power regions Area A-Area I independently of one another, a region allowing separate power to be further applied thereto is formed, and a relay buffer (repeater), a clock buffer and an information retention latch for information evacuation are integrated in the region.例文帳に追加

また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。 - 特許庁

In addition, another area for applying power supply is provided in the respective independent power supply areas Area A to Area I, and a relay buffer (repeater) or a clock buffer, and an information holding latch for information saving are integrated in the area.例文帳に追加

また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。 - 特許庁

The each independent power area of AreaA to AreaI includes an area to which another power can be further applied and in which a relay buffer (a repeater), a clock buffer and a data holding latch for saving data are integrated.例文帳に追加

また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。 - 特許庁

A semiconductor memory device 1 includes a first memory 10 having a first buffer 12 that receives a first clock and performs input/output of data and a second memory 20 having a second buffer 22 that performs input/output of data.例文帳に追加

半導体記憶装置１は、第１のクロックを受け、かつデータの入出力を行う第１のバッファ１２を有する第１のメモリ１０と、データの入出力を行う第２のバッファ２２を有する第２のメモリ２０とを含む。 - 特許庁

A functional block 102, where a clock buffer operated synchronously by the maximum frequency clock is arranged, in the plurality of functional blocks 104, is arranged diagonally to the pads 107', 112' at the corner in the internal circuit region 103.例文帳に追加

複数の機能ブロック１０４のうち、最高周波数クロックで同期動作するクロックバッファが配置された機能ブロック１０２は、内部回路領域内１０３の角部にパッド１０７’、１１２’と対角をなして配置されている。 - 特許庁

On the other hand, local clock signals CLK_C, CLK_D from the external units of the semiconductor chip 2 are distributed from a local clock route buffer 8 at the center of the local region on the semiconductor chip 2 with the shape of a local tree in the local region.例文帳に追加

一方、半導体チップ２の外部からのローカルクロック信号ＣＬＫ＿Ｃ、ＣＬＫ＿Ｄは、半導体チップ２上ローカル領域内中央のローカルクロックルートバッファ８から、そのローカル領域内でローカルなツリー状に分配される。 - 特許庁

Accordingly, it becomes possible to confirm whether or not delay control of the delay line is being performed normally, by observing an external clock ext.CLT and an internal clock signal int.CLK outputted from an output buffer 60 at the time of a test.例文帳に追加

したがって、テスト時に出力バッファ６０から出力される内部クロック信号ｉｎｔ．ＣＬＫと外部クロックｅｘｔ．ＣＬＫとを観測することにより、遅延ラインの遅延制御が正常に行われているか否かを確認できる。 - 特許庁

To simply and accurately grasp a storage data quantity of a buffer memory without incurring a large-sized circuit scale and a high cost of an image pickup device even when a clock for processing image coding is asynchronous with a clock used by equipment in a post-stage.例文帳に追加

画像符号化処理用のクロックと後段の装置が使用するクロックとが非同期でも、回路規模の大形化や撮像装置の高価格化を招くことなく、簡単かつ正確にバッファメモリの蓄積データ量を把握できるようにする。 - 特許庁

To provide a register device capable of reducing a delay time of a clock signal for high-speed operation and capable of restricting the power consumption and an influence of the noise even in the case of controlling a buffer and a clock skew.例文帳に追加

バッファやクロックスキューの調整を行った場合でも、クロック信号の遅延時間を低減し高速な動作を可能としつつ、消費電力やノイズの影響を抑制できるレジスタ装置を提供することを目的とする。 - 特許庁

When the amount X of received data stored in a buffer 10 is larger than a reference value B and smaller than a reference value A, a selector 40 gives a reference clock CK0 from a frequency dividing circuit 32 as a clock CK to a D/A converter 50.例文帳に追加

バッファ１０に蓄積されている受信データの量Ｘが基準値Ｂより多く基準値Ａよりも少ないときセレクタ４０は、分周回路３２からの基準クロックＣＫ０をクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁

A switching circuit 14 transfers an inversion signal 1d of the clock signal 1b for driving to an output signal 1e of a first buffer 15 to which the clock signal 1b for driving is inputted during a period when the pulse signal 1c remains in the High state.例文帳に追加

スイッチ回路１４は、パルス信号１ｃがＨｉｇｈの間、駆動用クロック信号１ｂの反転信号１ｄを、駆動用クロック信号１ｂが入力された第１のバッファ１５の出力信号１ｅに伝達する。 - 特許庁

Also, the SDRAM is provided with a SFF 32 latching an output signal DQM 1 of the input buffer 31 by an internal clock signal CLK 1 from the clock buffer 21, the input buffer 33 inputs a synchronous mask control signal DQMS from the SFF 32, a bank active recognizing signal BACT and a write-in state recognizing signal WENZ, and is activated/inactivated by the synchronous mask control signal DQMS.例文帳に追加

入力バッファ３１の出力信号ＤＱＭ１をクロックバッファ２１からの内部クロック信号ＣＬＫ１にてラッチするＳＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２からの同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力し、アクティブ状態において同期マスク制御信号ＤＱＭＳにによって活性化／非活性化する。 - 特許庁

To provide a device and a method for circuit emulation clock generation which make it possible to adjust the optimum buffer storage depth when data transmission delay is reduced by an adaptive block method and also make it possible to adjust buffer storage depth even in operation by providing a protection buffer for underflow prevention.例文帳に追加

アダプティブクロック法においてデータ伝送遅延を低減する際に、最適なバッファ格納深さの調整することを可能にすると共に、アンダフロー防止用の保護バッファを設けることで運用中でもバッファ格納深さを調節することを可能とするサーキットエミュレーションクロック再生装置及びその方法を提供する。 - 特許庁

The transmission device 1 is configured to calculate a delay amount in a priority input buffer 11-1 for an IP packet including clock information required for synchronizing a receiving-side clock with a transmission-side clock, form a frame by being capsulated in a TLV packet and stored in a slot, and transmit a modulation signal to the receiving device 2.例文帳に追加

送信装置１は、受信側のクロックを送信側のクロックに同期させるために必要なクロック情報を含むＩＰパケットに対し、優先用入力バッファ１１−１において遅延量を算出し、ＴＬＶパケットにカプセル化し、スロットに格納してフレームを構成し、変調信号を受信装置２へ送信する。 - 特許庁

A clock frequency in response to an increase in the contents reproduction speed is set high and a system clock outputs a variable clock signal to each of processing sections such as a data storage section, a decode section, a buffer control section, an output control section, and an output display section for executing data processing associated with the contents reproduction processing.例文帳に追加

コンテンツ再生速度の上昇に応じてクロック周波数を高く設定して、システムクロックから出力し、システムクロックの出力する可変クロック信号をコンテンツ再生処理に関するデータ処理を実行する各処理部、例えば、データ記憶部、デコード部、バッファ制御部、出力制御部、出力表示部の各々に入力する。 - 特許庁