「clock buffer」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a semiconductor integrated circuit in which power consumption of a clock buffer can be reduced without causing malfunction due to clock skew.例文帳に追加

クロックスキューによる誤動作を生じさせることなく、またクロックバッファの消費電力を低減させることのできる半導体集積回路を提供する。 - 特許庁

A data transfer circuit includes a first buffer that operates in a first clock cycle, a plurality of second buffers that operate in a second clock cycle, and a selector circuit for receiving data in the first clock cycle and selectively supplying the data to the first buffer or the second buffers.例文帳に追加

データ転送回路は、第１のクロックサイクルで動作する第１のバッファと、第２のクロックサイクルで動作する複数の第２のバッファと、第１のクロックサイクルでデータを受け取り第１のバッファ或いは第２のバッファにデータを選択的に供給するセレクタ回路を含む。 - 特許庁

The communication controller for performing communication control by using a buffer for communication has a control means for switching the use of the buffer for communication between full duplex communication and half duplex communication, and a clock control means for performing clock control of the buffer for communication in accordance with the use of the buffer for communication.例文帳に追加

通信用バッファを使用して通信制御を行う通信制御装置であって、通信用バッファの使用を全２重通信と半２重通信とに切り替える制御手段と、通信用バッファの使用に応じて前記通信用バッファのクロック制御を行うクロック制御手段と、を有することを特徴とする。 - 特許庁

The clock signal phase difference correcting circuit 500 is composed of a first buffer circuit, a bistable circuit and a second buffer circuit, with the second buffer circuit connected to the output section of the bistable circuit.例文帳に追加

クロック信号位相差補正回路５００を、夫々インバータ等からなる第１バッファー回路、双安定回路、第２バッファー回路から構成し、第２バッファー回路は、双安定回路の出力部に接続する。 - 特許庁

A replica circuit used for the DLL circuit includes a delay circuit to which a first power supply voltage is supplied and an input clock signal to a clock buffer is inputted and from which a replica clock signal is outputted.例文帳に追加

ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。 - 特許庁

A reference clock signal clkin11 is inputted to a timing control circuit SMDF11, which generates an internal clock dclk11 by using the signal clkin11 and an external clock clkout11 generated through a buffer circuit BUF11.例文帳に追加

タイミング制御回路（ＳＭＤＦ１１）には基準クロック信号（clkin１１）が入力され、これを用いて内部クロック（dclk１１）を生成し、バッファ回路（ＢＵＦ１１）を通して外部クロック（clkout１１）を生成する。 - 特許庁

In a clock distribution circuit 1 mounted on a semiconductor integrated circuit, a clock signal distribution path to the second buffer stage 20A of a second circuit block 20 having a smaller number of buffer stages is configured by utilizing a part of clock signal distribution path passing the first buffer stage 10A from the first selector 11 of a first circuit block 10 having a larger number of buffer stages.例文帳に追加

半導体集積回路に搭載されたクロック分配回路１において、バッファ段数が多い第１の回路ブロック１０の第１のセレクタ１１から第１のバッファ段１０Ａを通過する一部のクロック信号の分配経路を利用し、バッファ段数の少ない第２の回路ブロック２０の第２のバッファ段２０Ａへのクロック信号の分配経路を構築する。 - 特許庁

User data are written into a data transfer FIFO buffer 55 by using the first received user clock CRU1 out of the first and second receiving user clocks and the user data are read from the FIFO buffer by using the second receiving user clock CRU2.例文帳に追加

これら第１、第２の受信ユーザクロックのうち、第１の受信ユーザクロックＣ_RU1を用いてユーザデータをデータ乗換用のFIFOバッファ５５に書き込むと共に、該FIFOバッファよりユーザデータを第２の受信ユーザクロックＣ_RU2を用いて読み出す。 - 特許庁

A guideline for optimizing a buffer drive capability adopted to suppress noise emitted from signal lines between the output buffer circuit and peripheral components employs a result of phase comparison between a clock and a signal synchronously with the clock.例文帳に追加

出力バッファ回路と周辺部品間の信号ラインで輻射されるノイズを抑える為に行うバッファ駆動能力最適化の際の指針として、クロックとそれに同期した信号を位相比較した結果を用いる。 - 特許庁

The system clock 102 is supplied by being branched to an active system clock distribution device 106 and a standby system clock distribution device 107 and it is selectively outputted from a buffer 126U (126Y) to a system clock line 112 by monitoring the interruption inside them.例文帳に追加

システムクロック１０２は運用系クロック分配装置１０６ならびに予備系クロック分配装置１０７に分岐して供給され、これらの内部で断を監視しバッファ１２６Ｕ（１２６Ｙ）からシステムクロックライン１１２に択一的に出力される。 - 特許庁

A clock signal generating circuit 100 of a semiconductor memory comprises a CLK buffer 110 receiving an external clock signal and generating an internal reference signal, an internal clock enable-signal generating circuit 130 receiving an external clock enable-signal and generating an internal clock enable-signal, and an internal clock signal generating circuit 150 generating an internal clock signal in accordance with the internal reference signal and the internal clock enable-signal.例文帳に追加

本発明の半導体記憶装置のクロック信号発生回路１００は、外部クロック信号を受けて内部基準信号を発生するＣＬＫバッファ１１０と、外部クロックイネーブル信号を受けて、内部クロックイネーブル信号を発生する内部クロックイネーブル信号発生回路１３０と、内部基準信号と内部クロックイネーブル信号とに応じて、内部クロック信号を発生する内部クロック信号発生回路１５０とを含む。 - 特許庁

To detect a fault in the inverter (or a buffer) of each element via a clock distributing circuit with a mesh structure.例文帳に追加

メッシュ構造のクロック分配回路にて、各要素のインバータ（もしくはバッファ）の故障を検出可能とする。 - 特許庁

To provide a clock-reproducing device which does not deteriorate transmission efficiency and which dispense with the need for monitoring the queue length of a buffer.例文帳に追加

伝送効率を悪化させず、バッファのキュー長を監視する必要がないクロック再生装置を提供する。 - 特許庁

Thus, the scan flip-flop including the delay circuit and the buffer are separately used in accordance with the size of clock skew.例文帳に追加

このように、クロックスキューの大きさに応じて、遅延回路を含むスキャンフリップフロップと、バッファとが使い分けられる。 - 特許庁

The input-output buffer 27 outputs the data from the read amplifier 25 to the outside in one cycle of the clock CLK.例文帳に追加

入出力バッファ２７はリードアンプ２５からのデータをクロックＣＬＫの１周期で外部へ出力する。 - 特許庁

The input/output buffer 27 outputs data from the read-amplifier 25 to the out side with one period of the clock CLK.例文帳に追加

入出力バッファ２７はリードアンプ２５からのデータをクロックＣＬＫの１周期で外部へ出力する。 - 特許庁

To provide a clock input buffer for a self-timed memory core constituted so as to store data.例文帳に追加

本発明は、データを格納するように構成されたセルフタイム式メモリコアのためのクロック入力バッファを提供する。 - 特許庁

To permit the constitution of a clock generating circuit without providing with a buffer circuit for supplying power source.例文帳に追加

電源を供給するためのバッファ回路を設けることなくクロック生成回路を構成することができる。 - 特許庁

The data output buffer externally outputs data that are read out from a memory cell in response to the data output clock.例文帳に追加

データ出力バッファはメモリセルから読み出されるデータをデータ出力クロックに応じて外部に出力する。 - 特許庁

An IP packet output processing part 45 reads the IP packet from the buffer part 42 on the basis of the output clock.例文帳に追加

ＩＰパケット出力処理部４５は、出力クロックに基づいて、バッファ部４２からＩＰパケットを読み出す。 - 特許庁

When data are required, the generation of the clock signals CLK is stopped and the data are read from each ring buffer 52.例文帳に追加

データを必要とするときクロック信号ＣＬＫを発生停止させ各リングバッファ５２からデータを読み出す。 - 特許庁

To provide a digital signal processing apparatus for controlling a frequency of a clock signal in a receiver side apparatus in compliance with a residual capacity of a buffer memory.例文帳に追加

バッファメモリの残量に対応して受信側機器におけるクロック信号の周波数を制御する。 - 特許庁

In synchronism with this reception interrupt, the remaining capacity of a reproducing buffer is checked to control the frequency of a reproduction clock generated by a clock generating circuit 15 according to whether the remaining capacity increases or decreases, and the audio data buffered in the receiving buffer are transferred to the reproducing buffer.例文帳に追加

この受信割り込みに同期して、再生バッファの残量をチェックし、この残量の増加・減少に応じてクロック発生回路１５が発生する再生クロックの周波数を制御するとともに、受信バッファにバッファしているオーディオデータを再生バッファに転送する。 - 特許庁

This semiconductor circuit includes a clock generator 101 which supplies a clock signal for controlling operation timing of a plurality of buffer circuits 102 and flip-flop circuits 104, and forms a hierarchical tree structure comprising buffer circuits 102 connected to the clock generator 101 and flip-flop circuits 104.例文帳に追加

複数のバッファ１０２およびフリップフロップ１０４の動作タイミングを制御するためのクロック信号を供給するクロック発生回路１０１を備え、クロック発生回路１０１に接続するバッファ１０２およびフリップフロップ１０４にて階層的なツリー構造を形成する。 - 特許庁

This circuit is a semiconductor integrated circuit which takes in a data signal Din in synchronism with an internal clock signal clk generated in a clock buffer 1 and the circuit is provided with comparing circuit 5 activating the clock buffer 1 only when variation of the data signal is caused.例文帳に追加

クロックバッファ１において生成された内部クロック信号clkに同期してデータ信号Dinを取り込む半導体集積回路であって、データ信号Dinの変化が生じた場合にのみ、クロックバッファ１を活性化する比較回路５を備えたことを特徴とする半導体集積回路を提供する。 - 特許庁

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

When a receiving buffer amount reaches a center value, a clock master synchronous control unit of a legacy IP converter 12-1 set as a clock master sets a variable clock unit at a fixed center frequency and actuates it to generate synchronous communication data from data stored in a receiving buffer, and transmits them to a legacy device 10-1.例文帳に追加

クロックマスタに設定されたレガシーＩＰ変換器１２−１のクロックマスタ同期制御部は、受信バッファ量がセンタ値に達した際に、可変クロック部を中心周波数に固定して起動させ、受信バッファの蓄積データから同期通信データを生成してレガシー機器１０−１に送信する。 - 特許庁

To solve the problem that, in the case a circuit becomes large-scaled, the delay quantity of a clock buffer tends to increase, which causes the change point of output data to approach the rising of the clock of LSI 1 when the delay quantity of the clock buffer approaches one cycle, and causes occurrence of latch miss, resulting in impossibility of correct receiption of data.例文帳に追加

回路規模が大きくなると、クロックバッファの遅延量は大きくなる傾向にあり、そのため、クロックバッファの遅延量が１サイクルに近づくと、出力データの変化点とLSI1のクロックの立ち上がりが近づき、ラッチミスを起こしてしまい、データを正しく受け取れなくなってしまう。 - 特許庁

The first input buffer is activated when a write-command is input, after the write-command is input, the buffer is non-activated after the prescribed cycle of the clock signal.例文帳に追加

前記第１入力バッファは、ライトコマンドが入力された場合に活性化され、ライトコマンドが入力された後、前記クロック信号の所定サイクル後に非活性化される。 - 特許庁

Consequently, the potential of the wiring 10a is nearly 0 and the input signal to the gate terminal 2G of a buffer 4 goes down to a low level, so the clock signal inputted to terminals 2A1 and 2A2 is amplified by the buffer 4 and supplied to the extension module 2.例文帳に追加

このとき、バッファ４は、出力端子２Ｙ１、２Ｙ２からクロック信号を出力し、メモリ拡張モジュール２上のＳＤＲＡＭ８に供給する。 - 特許庁

While received AC 3 coded data or 0 data are written in an FIFO buffer 23 synchronously with a bus clock, data not read yet are read from the FIFO buffer 23.例文帳に追加

バスクロックに同期し、受信されたＡＣ３符号化データまたは０データをＦＩＦＯバッファ２３に書き込む一方、ＦＩＦＯバッファ２３から読み出し未了のデータを読み出す。 - 特許庁

A clock frequency of a read timing of a reception buffer 6 by setting an interval for circulating an address of the reception buffer 6 as equivalent, inserting and drawing out the prescribed number of pulses by very circulation of the address of the reception buffer 6 is varied.例文帳に追加

受信バッファ６のアドレスを１周する間隔を等間隔にして受信バッファ６のアドレスを１周する毎に所定数のパルスを挿抜して受信バッファ６の読み出しタイミングのクロック周波数を可変する。 - 特許庁

An address register 5 and a data register 7 are controlled by a clock taken by a clock buffer 9, and synchronism of read-out/write-in of data of a normal array 1 is controlled.例文帳に追加

クロックバッファ９により取り込まれるクロックにより、アドレスレジスタ５及びデータレジスタ７が制御され、ノーマルセルアレイ１のデータ読み出し／書き込みが同期制御される。 - 特許庁

According to the parameters, a clock buffer arrangement position calculating means 2 determines arrangement and an arrangement quantity calculating means 3 calculates the quantity of clock buffers arranged between the power bus lines.例文帳に追加

このパラメータに基づきクロックバッファ配置位置算出手段で配置を決め、配置数量算出手段で電源バスライン間に配置されるクロックバッファの数量を計算する。 - 特許庁

More specifically, an inverted signal ICLK of clock signal is prevented from being input to a capacitor C1 on the last stage thus inactivating a buffer of a clock on the last stage.例文帳に追加

すなわち、最終段の容量Ｃ１にクロック信号の反転信号ＩＣＬＫを入力させないことにより、最終段のクロックのバッファを非活性とする。 - 特許庁

The delay adjustment part 134 adjusts delay of the delay adjustment buffer 206 after wiring of the clock tree such that the skew value of the clock tree becomes the request skew value or below.例文帳に追加

遅延調整部１３４は、クロックツリーのスキュー値が要求スキュー値以下となるように、クロックツリーの配線後に、遅延調整バッファ２０６の遅延を調整する。 - 特許庁

Parameters needed for clock buffer arrangement position calculation including the limit value of the quantity of clock buffers which can be arranged between the power bus lines are inputted by a parameter input means 1.例文帳に追加

電源バスライン間に配置可能なクロックバッファの数量の制限値を含むクロックバッファ配置位置算出に必要なパラメータをパラメータ入力手段で入力する。 - 特許庁

A clock generator circuit 2 is composed of two inverters and a buffer and generates plural clock signals (CLK, /CLK1,/CLK2, CLK2) having different generation timing.例文帳に追加

クロック発生回路２を２つのインバータとバッファとにより構成し、発生タイミングの異なる複数のクロック信号（ＣＬＫ、／ＣＬＫ１、／ＣＬＫ２、ＣＬＫ２）を発生させる。 - 特許庁

A capacitor clock signal ϕC1, which is formed by delaying the control clock signal ϕT1 for a prescribed time via the buffer circuit B1 is then inputted to the capacitor C1.例文帳に追加

制御クロック信号φＴ１をバッファ回路Ｂ１を介して所定時間遅延させて形成されるキャパシタクロック信号φＣ１がキャパシタＣ１に入力される。 - 特許庁

The MPEG decoder 24 performs decoding processing for reading the received stream out of the buffer and decoding it in synchronism with a reproduction clock from a reproduction clock generator 26.例文帳に追加

ＭＰＥＧデコーダ２４は、再生クロック発生器２６からの再生クロックに同期して、受信されたストリームをバッファから読み出してデコードするデコード処理を実行する。 - 特許庁

Since the power-supply wiring 51 for the clock buffer 13 is used as a leased line, the quantity of a current flowing through the power-supply wiring 51 is reduced, and the quantity of the potential fluctuated at the power-supply voltage supplied to the clock buffer 13 is further decreased.例文帳に追加

また、クロックバッファ１３用の電源配線５１が専用線であるので、この電源配線５１に流れる電流量が減少し、クロックバッファ１３に供給される電源電圧の電位変動量は一層に低減される。 - 特許庁

Each registration area (buffer) has a ring buffer structure reservation table (c) storing a clock counter value of a CPU, a registration quantity of the timer request, and timer registration information #0-#n of each the timer request in each identification value of a system clock (Tic) unit.例文帳に追加

各登録領域（バッファ）に、システムクロック（Ｔｉｃ）単位の識別値毎に、ＣＰＵのクロックカウンタ値、タイマ要求の登録数、各タイマ要求のタイマ登録情報＃０〜＃ｎを格納するリングバッファ構造予約テーブル（ｃ）を備える。 - 特許庁

The clock signal is supplied only to the rising buffer 42 in an SDRAM mode under the control of the mode control circuit 41, and data are fetched at the rising edge of the clock signal in the rising buffer 42 so that the transferring timing of the data can be controlled.例文帳に追加

モード制御回路４１は、ＳＤＲＡＭモードでは、クロック信号を立ち上がりバッファ４２のみに供給し、立ち上がりバッファ４２において、クロック信号の立ち上がりエッジでデータを取り込み、データの転送タイミングを調整する。 - 特許庁

A wiring path R0 connecting an output terminal t0 for the clock buffer CB1 and the mesh-structure clock wiring 7 is composed only of wiring layers of a lowermost wiring layer (L4) or less in the mesh-structure clock wiring 7.例文帳に追加

クロックバッファＣＢ１の出力端子ｔ０とメッシュ構造クロック配線７をつなぐ配線経路Ｒ０が、メッシュ構造クロック配線７における最下位配線層（Ｌ４）以下の配線層のみで構成されている。 - 特許庁

First and second data input parts 150a and 150b of an output buffer 150 input a first output clock signal OUTP1X and a second output clock signal OUTP2X that is outputted while being always delayed from the clock signal OUTP1X.例文帳に追加

出力バッファ１５０の第１及び第２データ入力部１５０ａ，１５０ｂは第１出力クロック信号OUTP1Xと同クロック信号OUTP1Xより常に遅れて出力される第２出力クロック信号OUTP2Xを入力する。 - 特許庁