「clock buffer」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A semiconductor circuit which is immune to the power supply noise and ground noise is realized by adjoining and constituting the bypass capacitor for suppressing generation of the power supply noise and the ground noise to the buffer 11 for the clock supply.例文帳に追加

電源ノイズおよびグランドノイズの発生を抑制するためのバイパスコンデンサ１２をクロック供給用バッファ１１に隣接させて構成したことにより、電源ノイズおよびグランドノイズに強い半導体集積回路を実現する。 - 特許庁

A delay-stage detecting circuit 14 detects the number of delay stages of a buffer, through which the output signal of a digital variable delay line 12 is delayed one cycle behind a basic clock CLKref, from the phase detection result of a phase detector 13.例文帳に追加

遅延段検出回路１４は、位相検出部１３の位相検出結果から、デジタル可変遅延ライン１２の出力信号が基本クロックＣＬＫｒｅｆから１周期遅延するバッファの遅延段数を検出する。 - 特許庁

When an operation detection circuit 36 detects stop of the operation of an actuator control circuit 31 based on clock signals 23, a 3-state buffer 41 (gate circuit) turns output 42 to an actuator drive circuit 21 to a high impedance state.例文帳に追加

３ステートバッファ４１（ゲート回路）は、クロック信号２３に基づくアクチュエータ制御回路３１の動作の停止を動作検出回路３６が検出した場合、アクチュエータ駆動回路２１への出力４２をハイインピーダンス状態とする。 - 特許庁

When the reproduction of the preceding VOBU is finished, the stream separation section 107 changes a value of a system clock STC (ST 705) and restarts the data write of the VOBU next to the preceding VOMU and succeeding VOBUs to each elementary buffer.例文帳に追加

前記先行ＶＯＢＵの再生が終了すると、ストリーム分離部１０７はシステムの時計ＳＴＣの値を変更する（ＳＴ７０５）と共に、前記各エレメンタリバッファへの前記後続ＶＯＢＵ以降のデータ書込みを再開する。 - 特許庁

The read counter 4 increments synchronously with the read clock CKr only while the write end signal is inputted, and an output signal controller outputs data stored in the buffer indicated by the incremented value Cr.例文帳に追加

読み出しカウンタ４は、書き込み終了信号が入力されている間のみ、読み出しクロックＣＫｒに同期してインクリメントし、出力信号制御部は、そのインクリメント値Ｃｒが示すバッファに格納されたデータを出力する。 - 特許庁

The demodulation circuit 3A has a second synchronizing circuit (DLL) 30, a clock selector circuit (SEL) 25, a sampling register (Sampler) 28, an alignment calculation circuit (calculator) 40, a decoder circuit (Decoder) 50 and a local buffer (BUF).例文帳に追加

復調回路３Ａは、第２の同期回路（ＤＬＬ）３０とクロック選択回路（ＳＥＬ）２５とサンプリングレジスタ（Ｓａｍｐｌｅｒ）２８とアライメント計算回路（Ｃａｌｉｃｕｌａｔｏｒ）４０と復号回路（Ｄｅｃｏｄｅｒ）５０とローカルバッファ（ＢＵＦ）とを有する。 - 特許庁

A charge pump 15 compares the average time of Hi interval between data L-DATA, latched by a latch clock L-CLK having the same frequency and the receiving data R-DATA, and delivers the comparison results to the data-adjusting buffer 14.例文帳に追加

チャージポンプ１５は、周波数が同一のラッチクロックＬ−ＣＬＫによってラッチされたラッチデータＬ−ＤＡＴＡと、受信データＲ−ＤＡＴＡとのＨｉ期間の平均時間を比較し、その結果をデータ調整バッファ１４に与える。 - 特許庁

A differential signal VRx1 between a test pattern signal VRx being an output from an input buffer 10 and an external reference voltage Vref applied by an LSI tester, and the like is applied to CDR12 to generate a clock signal CLK2.例文帳に追加

入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。 - 特許庁

A buffer memory comprises a plurality of areas for storing second data per second to be obtained by a clock means for successively storing second data per second in the plurality of the areas and executing a printing operation corresponding to the second data.例文帳に追加

バッファメモリは計時手段で得られる１秒毎の秒デ−タを格納する複数の領域を有し、１秒毎の秒デ−タを複数の領域にそれぞれ順番に格納し、秒デ−タに相当する印字を行う。 - 特許庁

The timer function section counts the set value down with a reference clock Sref2', outputs a trigger signal T to the receiving buffer 202b when the counted value reaches "0" to start transferring encoded data, and sets its counted value at the packet sending-out interval counted value Δp again.例文帳に追加

タイマ機能部は、基準クロックSref2’でセット値をダウンカウントし、カウント値が「０」になると受信バッファ２０２ｂへトリガ信号Tを出力して符号化データを転送させ、自身のカウント値をパケット送出間隔計数値Δpに再セットする。 - 特許庁

The control signal line 305 of a printer controller is connected to the input terminal of a three state buffer 303, and the control signal line 305 is also connected to the D input terminal of a flip flop 602 operated by an FFCK clock.例文帳に追加

プリンタ・コントローラのコントロール信号線３０５をスリーステート・バッファ３０３の入力端子に接続すると同時に、ＦＦＣＫクロックによって動作するフリップ・フロップ６０２のＤ入力端子にも、コントロール信号線３０５を接続する。 - 特許庁

The PLL macro 15 makes the phase of the chip input of a semiconductor integrated circuit 10 coincident with those of the inlets of the macros 1-4, and a CTS buffer 21 eliminates the clock delay differences to the lower-hierarchy macros 1-4.例文帳に追加

ＰＬＬマクロ１５は半導体集積回路１０のチップ入力と下位階層マクロ１〜４それぞれの入口との位相を一致させ、ＣＴＳバッファ２１が下位階層マクロ１〜４それぞれまでのクロック遅延差を無しとしている。 - 特許庁

To provide a data buffer device capable of preventing spike from occurring in a signal for notifying the outside of the permission/inhibition of writing and reading in using an asynchronous clock signal to write and read data.例文帳に追加

非同期のクロック信号を用いてデータの書き込みおよび読み出しを行う際に、書き込みおよび読み出しの許可／禁止を外部に通知するための信号にスパイクが発生することを防止できるデータバッファ装置を提供する。 - 特許庁

The PLL macro 11, on the other hand, makes the phases coincident from the input of the macro 1 to an FF circuit 31, and the CTS buffer 21 eliminates clock delay differences from the inlet of the macro 1 to the FF circuit 31.例文帳に追加

一方、ＰＬＬマクロ１１は下位階層マクロ１の入力からＦＦ回路３１までの位相を一致させ、ＣＴＳバッファ２１は下位階層マクロ１の入力からＦＦ回路３１までのクロック遅延差を無しとしている。 - 特許庁

The delay time of the variable delay line is changed according to the value of the first control bit, and the charge up and discharge drive powers of the clock output buffer are changed independently according to the value of the second control bit.例文帳に追加

可変ディレイラインは、第１のコントロールビットの値に応じて、その遅延時間が変更され、クロック出力バッファは、第２のコントロールビットの値に応じて、そのチャージアップおよびディスチャージのドライブ能力が各々独立に変更される。 - 特許庁

Skew is equalized between the downstream block 34 and other block 33 by altering the length of wiring B1 between the branch point P0 and a clock buffer 31 connected with the branch point P0 on the upstream.例文帳に追加

分岐点Ｐ０に上流側で接続するクロックバッファ３１と分岐点Ｐ０の間の配線Ｂ１の配線長を変更することにより、下流側ブロック３４と他のブロック３３との間のスキューを等しくすることとから構成されている。 - 特許庁

When local power source fluctuations occur in a semiconductor integrated circuit, a power source fluctuation detecting circuit 21A in a clock buffer 5 receiving its influence tries to control the mutual conductance of a current source MOS transistor Mn3 of amplifier circuits 11A, 12A in the buffer 5 in a direction of suppressing the variation of the current driving capability of the amplifier circuits.例文帳に追加

半導体集積回路に局部的な電源変動を生じたとき、その影響を受けるクロックバッファ（５）は、その増幅回路（１１Ａ，１１Ｂ）の電流駆動能力の変化を抑制する方向に電源変動検出回路（２１Ａ）が前記増幅回路の電流源ＭＯＳトランジスタ（Ｍｎ３）の相互コンダクタンスを制御しようとする。 - 特許庁

In a semiconductor memory provided with a memory cell, a read-amplifier 4a amplifying data transferred to a data bus when data from a memory cell is read out, and an output buffer for outputting output data amplified by the read-amplifier 4a to an output terminal, starting a read- amplifier is controlled by responding to a clock edge prescribing a data output of an external clock signal.例文帳に追加

メモリセルと、メモリセルからのデータを読み出す際にデータバスに転送されたデータを増幅するリードアンプと、リードアンプによって増幅された出力データを、出力端子に出力するための出力バッファを備えた半導体記憶装置において、リードアンプの起動を、外部クロック信号のデータ出力を規定するクロックエッジに応答して制御する。 - 特許庁

The calibration circuit includes replica buffers 110, 120 and 130 having the circuitry substantially identical to an output buffer at least partially, an oscillator circuit 151 which generates an internal clock ZQCLK in response to issue of a calibration command ZQC, and a control circuit 140 which controls the impedance of the replica buffers 110, 120 and 130 in synchronism with the internal clock ZQCLK.例文帳に追加

出力バッファの少なくとも一部と実質的に同じ回路構成を有するレプリカバッファ１１０，１２０，１３０と、キャリブレーションコマンドＺＱＣの発行に応答して内部クロックＺＱＣＬＫを生成するオシレータ回路１５１と、内部クロックＺＱＣＬＫに同期してレプリカバッファ１１０，１２０，１３０のインピーダンスを制御する制御回路１４０とを備える。 - 特許庁

To reduce the number of switches to be serially connected and to avoid increase of output errors due to increase of clock feed-through and a linearity error of a buffer amplifier in an electronic circuit having a voltage selection output circuit such as a DAC and an SCF.例文帳に追加

ＤＡＣ等電圧選択出力回路とＳＣＦとを有する電子回路において、直列接続されるスイッチの数を少なくするとともに、クロックフィードスルーの増大やバッファアンプのリニアリティエラーによる出力誤差の増加を避けること。 - 特許庁

Data transferred to the data line pairs DBa and DBb are alternately transferred to a data line pair RDB by transfer gates 50 and 51 for every one period of the clock CLK, amplified by a read-amplifier 25 and outputted to an input output buffer 27.例文帳に追加

データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。 - 特許庁

A serializer 17 converts a parallel test pattern signal, which is output from a pattern generator 20 according to a clock signal CLK1 during a test mode period, into a serial signal and outputs the serial signal from an output buffer 16 to an external loopback pass on the part of a test jig.例文帳に追加

シリアライザ１７は、テストモード期間にクロック信号ＣＬＫ１に応じてパタン発生器２０が出力するパラレルのテストパタン信号をシリアル信号に変換して出力バッファ１６よりテスト治具側の外部ループバックパスへ出力する。 - 特許庁

To provide a packet receiving method and a packet receiving device 100 that convert received speech packets into a speech, optimum received packet buffer control being performed to secure stably sound quality in an environment wherein jitters and clock deviation between transmitting/receiving devices are both generated.例文帳に追加

受信した音声パケットを音声に変換するパケット受信方法及びパケット受信装置100に関し、ジッタ及び送受信装置間のクロックずれが共に発生する環境で、安定した音質を確保する最適な受信パケットバッファ制御を行う。 - 特許庁

The scanning circuit 130 successively outputs pulses synchronizing with the clock signals ϕ1 and ϕ2 whose waveforms are shaped to output terminals O1 and O2-On, and impresses the pulses through a buffer array 120 to the gate of each pixel switch TFT112 as sampling pulses S1-Sn.例文帳に追加

走査回路１３０は、出力端子Ｏ１，Ｏ２〜Ｏｎに、波形整形されたクロック信号φ１，φ２に同期したパルスを順次出力し、バッファアレイ１２０を介して各画素スイッチＴＦＴ１１２のゲートにサンプリングパルスＳ１〜Ｓｎとして印加する。 - 特許庁

Thus, the frequency of the read clock is changed with the unread data amount in the buffer memory 15 so as to keep the unread data amount nearly constant thereby coping with a very small frequency difference between the transmitter side and the receiver side.例文帳に追加

したがって、バッファメモリ１５における未読データ量に応じて読出しクロックの周波数が変化し、該未読データ量を略一定に維持することができ、送信側と受信側との微妙なクロック周波数の差に対応することができる。 - 特許庁

Data transferred to the pair of data line DBa, DBb are transferred alternately to a pair of data line RDB for each one period of the clock CLK by transfer gates 50, 51, amplified by a read-amplifier 25 and outputted to an input/output buffer 27.例文帳に追加

データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。 - 特許庁

In the apparatus, in recording the stream data, a timer generating section 130 generates an SW timer time stamp on the basis of a system clock corrected using PCR received together with the stream data, and a buffer section 140 records the stream to a storage section 200 together with the time stamp.例文帳に追加

ストリームデータの記録時に、タイマ生成部１３０が、ストリームデータとともに受信したＰＣＲを用いて補正したシステムクロックに基づいて、ＳＷタイマタイムスタンプを生成し、これとともに上記ストリームを、バッファ部１４０が記憶部２００に記録する。 - 特許庁

Digital signals converted to digital data by an A/D converter 32, the output signal of a TCXO 21 through a buffer amplifier 33 and the output signal of a system clock generating circuit 26 for A/D conversion are outputted from an external interface part 50.例文帳に追加

外部インターフェース部５０から、Ａ／Ｄコンバータ３２によりデジタルデータ変換されたデジタル信号と、バッファアンプ３３を介してＴＣＸＯ２１の出力信号と、Ａ／Ｄ変換用システムクロック発生回路２６の出力信号が出力されている。 - 特許庁

Identification information, a clock signal and a periodical signal output from an output port 572 can be transmitted to the external equipment via buffer circuits 201, 202, 203 in the interface circuit, photocouplers 204, 205, 206 and a connector 220.例文帳に追加

また、出力ポート５７２から出力される識別情報、クロック信号および定期信号が、インタフェース回路におけるバッファ回路２０１，２０２，２０３およびフォトカプラ２０４，２０５，２０６とコネクタ２２０とを介して外部機器に伝達可能に構成されている。 - 特許庁

The input buffer unit buffers input data which are externally and asynchronously input through two or more channels by different input clock signals and outputs buffered data as first data and first data enabling signals.例文帳に追加

入力バッファ部は２つ以上のチャネルを通じて外部から非同期的に入力される入力データを相異なる入力クロック信号によりバッファリングし、バッファリングされた結果を第１データ及び第１データイネーブル信号として出力する。 - 特許庁

At least one of inverter circuits 21 for a plurality of stages comprising a clock buffer part 121 of a scan line driving circuit 12 is composed of a NAND circuit 22 and a voltage to be impressed to the drain of n-ch TFT is divided.例文帳に追加

走査線駆動回路１２のクロックバッファ部１２１を構成する複数段のインバータ回路２１のうちの少なくとも一つをＮＡＮＤ回路２２で構成して、ｎ−ｃｈＴＦＴのドレインに印加される電圧を分圧するようにした。 - 特許庁

Transfer gates 50 and 51 alternately transfer data transferred to the pair of data lines DBa and DBb to a data line pair RDB in each cycle of the clock CLK, and the data are amplified by a read amplifier 25 and outputted to an input-output buffer 27.例文帳に追加

データ線対ＤＢａ，ＤＢｂに転送されたデータはトランスファゲート５０，５１によってクロックＣＬＫの１周期ごとに交互にデータ線対ＲＤＢに転送され、リードアンプ２５によって増幅され入出力バッファ２７へ出力される。 - 特許庁

The noise cancel circuit is equipped with an output buffer 20 which outputs a 1st binary signal capable of varying in synchronism with a clock signal 26 and an output buffer 21 which varies and outputs a 2nd binary signal when the 1st binary signal does not vary in the timing or outputs the 2nd binary signal without varying it when the 1st binary signal varies in the timing.例文帳に追加

クロック信号２６に同期したタイミングで変化しうる第１の２値信号を出力する出力バッファ２０と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する出力バッファ２１と、を備える。 - 特許庁

An output waveform variable buffer 107 applies waveform conversion to a logic signal generated from the recovered clock signal on the basis of the decision result according to conditions decided by a voltage generated from the frequency of the recovered clock signal and a power supply voltage applied from a power supply voltage supply device 109 to generate a data signal to be sent via the transmission line.例文帳に追加

出力波形可変バッファ１０７は、ロジック回路１０６が判定結果と再生クロック信号から生成したロジック信号を、周波数／電圧コンバータ１０８が再生クロック信号の周波数から生成した電圧と電源電圧供給器１０９から供給される電源電圧とから決定した条件で波形変換し、伝送路を介して送信するデータ信号を生成する。 - 特許庁

The received voice packet is temporarily recorded in a voice buffer, the reading reproduction interval of the recorded voice packet is controlled by the reproduction request signal, and the reproduction timing of the voice packet to frame data is varied per reproduction clock unit, thereby reproducing without any change, discarding or inserting voice sample data per the reproduction clock unit to generate reproduced data.例文帳に追加

受信された前記音声パケットを音声バッファに一時的に記録し、その記録された音声パケットの読み出し再生間隔が再生要求信号により制御されて、音声パケットのフレームデータへの再生タイミングを再生クロック単位で変化させることにより、音声サンプルデータを前記再生クロック単位でそのまま再生または廃棄もしくは挿入して再生データを生成する。 - 特許庁

When image data LD1 to LD8 of the line buffer 2209 are determined in this way, combination circuit can decide the whole input signals up to an input signal of the code decision circuit 2204, and the final encoded data CODE1 to CODE8 can be obtained in one clock.例文帳に追加

このようにラインバッファ２２０９の画像データＬＤ１〜ＬＤ８が確定するとコード決定回路２２０４の入力信号までの全てが組合わせ回路で決定することができ、１クロックで最終的な符号化データＣＯＤＥ１〜ＣＯＤＥ８を得ることができる。 - 特許庁

Unnecessary consumption power is prevented by constituting a buffer memory provided to a network interface with not a single RAM block but a plurality of RAM blocks and controlling to stop the supply clock to an unnecessary RAM block.例文帳に追加

ネットワークインタフェースに設けられるバッファメモリを１つのＲＡＭブロックではなく、複数のＲＡＭブロックで構成し、通信速度によって、必要のないＲＡＭブロックへの供給クロックを停止させるという制御を行うことにより、不必要な電力消費を防止する。 - 特許庁

Thus, the stream distribution apparatus and the stream receiving apparatus perform encoding and decoding with the same clock, such that overrun or underrun of a buffer is prevented to present video or audio to a user without stop.例文帳に追加

これにより、ストリーム配信装置とストリーム受信装置とが同一クロックにより符号化と復号化とを行うことができるようになることで、バッファのオーバーランやアンダーランを防ぐことができるようになって、映像や音声を途切れさせずにユーザに提示できるようになる。 - 特許庁

On the wiring boards 100 and 200, a selector 2 selecting signals to be inputted to the CLK input terminal 1a of the clock driver 1, a buffer circuit 3 constituting the control circuit of the selector 2, a delay element 4 and resistor components R1-R3 are loaded.例文帳に追加

配線基板１００、２００には、クロックドライバ１のＣＬＫ入力端子１ａに入力される信号を選択するセレクタ２と、セレクタ２の制御回路を構成するバッファ回路３、遅延素子４および抵抗部品Ｒ１〜Ｒ３が搭載されている。 - 特許庁

In the case that the stored data amount of the data buffer 43 becomes large exceeding an upper limit threshold A, the frequency of the reference clock of the reception side equipment is raised, a data read rate is accelerated, the data are read and the read data are transferred to a D/A conversion and audio amplifier part 21.例文帳に追加

データバッファ４３の格納データ量が上限閾値Ａを超えて大きくなった場合、受信側機器の基準クロックの周波数を上げ、データの読み出し速度を上げてデータを読み出して、その読み出しデータをＤ／Ａ変換、オーディオアンプ部２１に転送する。 - 特許庁

The first clock generation circuit 120 has n stages of level conversion buffer circuits BUF that convert the level of two signals to be inputted and generate a pair of pulse signals, where the level is changed with a cross point at which the levels of the two signals become the same as a reference.例文帳に追加

第１のクロック生成回路１２０は、入力される２つの信号のレベル変換を行い該２つの信号のレベルが同一になるクロスポイントを基準にレベルが切り替わる一対のパルス信号を生成するレベル変換バッファ回路ＢＵＦをｎ段備える。 - 特許庁

To provide a decoding method which decodes a reproduced voice without degradation of quality even in the case of overs or shorts of the number of reproduced voice samples, which are caused by frequency error of a bit clock, by controlling read/write of a buffer by variable length.例文帳に追加

バッファにおける書き込み、読み出し制御を可変長扱いにすることにより、ビットクロックの周波数誤差に起因する再生音声サンプル数の過不足が発生しても、品質劣化を伴わずに再生音声を復号できる復号方法を提供する。 - 特許庁

A receiving terminal device supervises the receiving amount of data accumulated in the receiving buffer 102, corrects the clock accuracy in a receiving terminal when there is a difference between the reference amount of data and build-up amount of data which are set beforehand, and changes the time accuracy appropriately.例文帳に追加

受信端末装置において、受信バッファ１０２に蓄積されている受信データ量を監視し、あらかじめ設定された基準データ量と蓄積データ量との差がある場合には、受信端末内のクロック精度の補正を行い、時刻精度を適切に変化させる。 - 特許庁

Then the buffer areas, to which a signal pattern for phase lock loop, automatic gain adjustment at data reproduction and for automatic adjustment of a light source power and a signal pattern used for detecting a synchronization pattern, production of a recovered clock and end of block reproduction are recorded, are used for various purposes.例文帳に追加

そして、バッファエリアについては、データ再生時の位相同期ループや自動利得調整、光源パワーの自動調整用の信号パターンや、同期パターン、再生クロックの生成、ブロック再生終了の検出等に用いる信号パターンを記録することで各種の目的に利用できるようにした。 - 特許庁

The setting part 17 sets delay quantity and outputs the delay quantity to the delaying part 12 in order to accomplish signal change in the SDRAM 5 after 1.5 reference clock CLK by referring to results obtained by sampling the input signal from the buffer 13 in an input signal sampling part 16.例文帳に追加

遅延量設定部１７は、双方向バッファ１３からの入力信号を入力信号サンプリング部１６でサンプリングした結果を参照して、ＳＤＲＡＭ５に１．５基準クロックＣＬＫ後に信号変化を到達させるために、遅延量を設定して可変量遅延部１２に出力する。 - 特許庁