「clock buffer」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

Along with that, an interface card 132 or 142 provided with a page memory for image storage and a buffer memory for image transmission, etc., is mounted to the interface part of the faster device and image data are written or read to the buffer memory by an operation clock sent from the slower device.例文帳に追加

それと共に、速いほうの装置のインタフェース部には、画像蓄積用のページメモリと画像伝送用のバッファメモリ等を備えたインタフェースカード１３２又は１４２を装着し、遅いほうの装置から送られてくる動作クロックによりバッファメモリに画像データを書き込み或いは読み出しを行う。 - 特許庁

A control circuit 300 for switching a signal to be inputted to an SSTL input buffer circuit 800 is connected to an SSTL input buffer circuit 800 so that an inside clock enable signal int.CKE being an output signal can be properly controlled, and that the malfunction of the circuit can be prevented.例文帳に追加

ＳＳＴＬ入力バッファ回路８００にＳＳＴＬ入力バッファ回路８０に入力される信号を切り替えるコントロール回路３００を接続することにより出力信号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを適切に制御し回路の誤作動を避けることができる。 - 特許庁

In the configuration where an input buffer section 111 and an output buffer section 121 of interest are sandwiched by FFs 133, 143 of testing common circuit sections 131, 141 and FFs 103, 104 of the local clock section 101, diagnoses/tests are performed using an RAGR 161 and an MISR 162.例文帳に追加

テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。 - 特許庁

To provide a disk reproducing device capable of confirming the physical continuity of audio data whose data are written in a buffer memory in which the outputting of data are performed by being divided into plural times at the time of reading out the audio data in synchronization with a clock independent of the readout from the buffer memory in reproducing an audio and a reproducing rate converting device.例文帳に追加

オーディオ再生にはバッファメモリからの読み出しに独立したクロックに同期してオーディオデータのリード時に、複数回に分割して行うバッファメモリへライトするオーディオデータの物理的な連続を確認できるディスク再生装置及び再生レート変換装置を提供する。 - 特許庁

In the simulation, a given time Δt is divided by N in which (leak rate of main buffer/system clock frequency)×N (N: integer) is an integer, and the remainder R is carried over to a next operation, so that a present leak data amount of a main buffer is integer-calculated based on the quotient composed of an integer.例文帳に追加

シミュレーションでは、（メインバッファのリークレート／システムクロック周波数）×Ｎ（Ｎは整数）が整数となるＮで、所定時間Δｔを除算した余りＲを次回の演算に持ちこすことで、整数からなる商に基づき現在のメインバッファのリークデータ量を整数演算する。 - 特許庁

Phase of the data output clock that triggers the data output buffer, according to the bit configuration is regulated, thereby the difference in delay time at the data output buffer due to the bit configuration can be compensated, and thus same data output time can be made constant irrespective of the bit configuration.例文帳に追加

ビット構成に応じてデータ出力バッファをトリガするデータ出力クロックの位相を調節することによりビット構成によるデータ出力バッファでの遅延時間の差を補償することができ、これによりビット構成に関係なく同じデータ出力時間を一定にすることができる。 - 特許庁

An arithmetic circuit 23 executes the AND operation of the output signal 115 of an inverter(INV) 15 and outputs a second clock signal 117 of a duty different from that of a first clock signal 116 outputted from a buffer circuit 19.例文帳に追加

演算回路２３は、遅延回路２１の出力信号１１１ａと、インバータ（ＩＮＶ）１５の出力信号１１５の論理積演算を行い、バッファ回路１９から出力される第１のクロック信号１１６とデューティの異なる第２のクロック信号１１７を出力する。 - 特許庁

The data synchronizing unit synchronizes the first data output from the input buffer unit with an output clock signal in response to the input clock signals and the first data enabling signals and outputs synchronized data as second data and second data enabling signals in response to each of the first data enabling signals.例文帳に追加

データ同期化部は入力クロック信号と第１データイネーブル信号とに応答して入力バッファ部から印加される第１データを出力クロック信号に同期させ、同期されたデータをそれぞれの第１データイネーブル信号に応答して第２データと第２データイネーブル信号として出力する。 - 特許庁

A first clock 118 is inputted, and the time delay of a variable delay circuit 203 is made to increase or decrease so that the phase of the first clock 118 is made identical with a first differential buffer output signal 213 which starts when a transmission path sending out signal 113 is a first reference voltage 151 or more.例文帳に追加

第１のクロック１１８を入力し、第１のクロック１１８と伝送路送出信号１１３が第１の参照電圧１５１以上のとき立ち上がる第１の差動バッファ出力信号２１３の位相を一致させるように可変遅延回路２０３の遅延時間を増減させる。 - 特許庁

The ring oscillator includes a plurality of buffer means, each of which has a cross-coupled structure, for generating clock signals using a bias voltage having a predetermined voltage level applied thereto, wherein the clock signals have a swing width corresponding to the bias voltage.例文帳に追加

本発明のリング発振器は、各々クロスカップル構造を有し、予め定められた電圧レベルのバイアス電圧が印加されて複数のクロック信号を生成するための複数のバッファ手段を備え、前記複数のクロック信号が、前記バイアス電圧に対応するスイング幅を有する。 - 特許庁

To provide a self-refresh control device by which circuit operation is stabilized by matching the setup time and hold time of a clock buffer output signal with each other, thereby preventing the occurrence of failure in ending a self-refresh operation.例文帳に追加

クロックバッファ出力信号のセットアップ時間及びホールド時間を合せてセルフリフレッシュ終了時のフェイル発生を防止して回路動作を安定化させたセルフリフレッシュ制御装置を提供する。 - 特許庁

In a high-speed-synchronization semiconductor memory device, a data input buffer 33 is synchronized with the rise edge of a first clock CLK1, it buffers data which is input through a first port DQ, and it transmits the data to a memory cell array 31.例文帳に追加

高速同期の半導体メモリ装置では、デ−タ入力バッファ33が、第１クロックの立上りエッジに同期して、第１ポ−トDQを通じて入力されるデ−タをバッファリングし、メモリセルアレイ31へ伝達する。 - 特許庁

Two phases of first and second clocks for driving a scanning circuit part 100 are formed by an open drain type inverter 80 and a three state form output buffer 90 in a clock driving circuit 70.例文帳に追加

クロック駆動回路７０内のオープンドレーン形インバータ８０とスリーステート形出力バッファ９０とにより、走査回路部１００を駆動するための２相の第１及び第２クロックを生成している。 - 特許庁

On the basis of the detected result, a word deciding logic circuit 20 determines the read timing of a RAM 12 and stores it in a length buffer 17 so that the continuity of data disordered by the clock difference can be recovered.例文帳に追加

ワード判定論理回路２０はその検出結果を基にクロック差によって崩されたデータの連続性を元に戻すようにＲＡＭ１２の読出しタイミングを決めてレングスバッファ１７に格納する。 - 特許庁

The 2nd external clock signal /CLK, on the other hand, is inputted to a 1/4 frequency divider 15 through a 2nd input buffer 14.例文帳に追加

第２の内部クロック発生回路は、第1の外部クロック信号CLKと第2の外部クロック信号/CLKの位相差を検出し、その位相差を第1の内部クロック信号CLK1に与えることにより第2の内部クロック信号/CLK1を生成する。 - 特許庁

A first data output buffer 35 is synchronized with the rise edge of the first clock CLK1, it buffers data which is output from the memory cell array 31, and it outputs the data to the outside through the first port DQ.例文帳に追加

第１デ−タ出力バッファ35が、前記第１クロックの立上りエッジに同期して、前記メモリセルアレイ31から出力されるデ−タをバッファリングし、前記第１ポ−トDQを通じて外部へ出力する。 - 特許庁

The PWM circuit 2 converts the output of the multiplier 3 into a PWM signal based on the clock pulse outputted from the PLL 4 and supplies the PWM signal to a load 6 via an output buffer amplifier 5.例文帳に追加

ＰＷＭ回路２は、乗算器３の出力をＰＬＬ４から出力されるクロックパルスに基づいてＰＷＭ信号に変換し、出力バッファアンプ５を介して負荷６へ供給する。 - 特許庁

A low pass filter 22 smoothes a flag signal hf denoting whether or not an unread data amount in a buffer memory 15 exceeds a half the capacity of the memory 15 and gives the smoothed signal to an oscillator 16 for generating a read clock.例文帳に追加

バッファメモリ１５における未読データ量が容量の半分を超えたか否かを表すフラグｈｆをローパスフィルタ２２で平滑化して、読出しクロックを作成する発振器１６に与える。 - 特許庁

A buffer 100 performs output in normal delay at the time of normal operation, but when hold margin is inspected, output is performed delaying an input clock with delay quantity being larger than the normal delay.例文帳に追加

バッファ１００は通常の動作時は通常遅延で出力を行なうが、ホールドマージンを検査する場合には、通常遅延よりも大きい遅延量で入力クロックを遅延させて出力する。 - 特許庁

In the semiconductor memory device compressing data read from a memory cell in synchronization with a rise edge of a first external clock signal, the timing of controlling a latch circuit and an output buffer circuit connected to a data bus transmitting the summary result is synchronized with a rise edge of a second external clock signal and a rise edge of a third external clock signal.例文帳に追加

第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。 - 特許庁

For a clock and data sent from the transit side (transmission circuit 41), a low-pass filter 31 at the receive side (reception circuit 21) removes only high frequency components superposed on the clock among superposed high frequency components on a clock-synchronized signal line 20, and a waveform shaping buffer circuit 32 shapes the waveform to supply them to a flip flop 36 to be fed with the data.例文帳に追加

送信側（送信回路４１）から送信されたクロック及びデータに対して、クロック同期式の信号ライン２０で重畳した高周波成分のうち、クロックに重畳している高周波成分のみ、受信側（受信回路２１）のローパスフィルタ３１で除去すると共に、波形整形バッファ回路３２で波形整形して、データが供給されるフリップフロップ３６に供給する。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

A CPU 2 generates horizontal synchronizing signal data, vertical synchronizing signal data and picture data and writes them in a frame buffer 31 set in an address space of a main memory 3 of the CPU and writes data read out from the frame buffer 31 in a FIFO memory 4, and data are outputted from the FIFO memory 4 to a CRT 6 synchronously with a dot clock.例文帳に追加

ＣＰＵ２は、水平同期信号データ、垂直同期信号データ、 及び画像データを生成して、 該ＣＰＵのメインメモリ３のアドレス空間に設定されたフレームバッファ31に書き込むとともに、フレームバッファ31から読み出したデータをＦＩＦＯメモリ４に書き込み、ＦＩＦＯメモリ４はドットクロックに同期してＣＲＴ６に出力する。 - 特許庁

A clock cannot be stopped conventionally to hold the stored content, but in this apparatus a second buffer RAM 23 is provided to preserve data such as the TOC data that are also used after recovering from the sleep mode, and the buffer RAM 7 is not refreshed in the sleep mode and the stored content thereof is erased.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣデータのようなスリープモードから復帰したあとも使用するデータを保存するための、第２のバッファＲＡＭ２３を設け、バッファＲＡＭ７はスリープモード時にはリフレッシュせずに記憶内容を消去してしまう。 - 特許庁

A memory read circuit is provided with a data-bus buffer control circuit controlling a data bus buffer 2 so that variation of a signal on a data bus 7 is prevented depending on an operation clock and the contents of a register until a sense amplifier 1 outputs the same value as a value of a memory cell and it is decided to either of a High level or a Low level.例文帳に追加

センスアンプ１の出力がメモリセルの値と同じ値を出力し、ＨｉｇｈレベルまたはＬｏｗレベルどちらかに確定するまでの間、動作クロックやレジスタ内容により、データバス７上の信号の変化をなくすようにデータバスバッファ２を制御するデータバスバッファ制御回路を備える。 - 特許庁

When data volume to be stored in the buffer 8 is reduced due to jitter in the received image data or clock asynchronization (frequency deviation) between the transmitting side and the receiving side and an underflow inclination is generated, slow reproduction or a display image is freezed for a short period, the data volume to be stored in the buffer 8 is increased to solve the underflow inclination.例文帳に追加

受信映像データでのジッタや送信側と受信側のクロックの同期ずれ（周波数のずれ）により、バッファ８で蓄積データ量が減少し、アンダーフローの傾向になると、短い期間、スロー再生または表示画像をフリーズし、バッファ８での蓄積データ量を増加させてアンダーフロー傾向を解消する。 - 特許庁

Then, an up/down counter circuit 52 controls an output buffer size on the basis of the compared result of the voltage comparator circuit 51 synchronously with the system clock CK and in a specified operating state such as read, write or Nop activating an OE signal, an updating control register circuit 53 updates output buffer size data.例文帳に追加

そして、アップ／ダウンカウンタ回路５２は、システムクロックＣＫに同期して、電圧比較回路５１の比較結果に基づいて出力バッファサイズを制御し、更新制御レジスタ回路５３は、ＯＥ信号が活性化するリードやライトあるいはノップ（Ｎｏｐ）といったの特定のオペレーティング状態になると、出力バッファサイズデータを更新する。 - 特許庁

To provide a frequency divider circuit for reducing the ratio of a large power consumption circuit, such as a buffer circuit, and avoiding the increase of power consumption due to a limited layout by placing the frequency divider circuit in each clock source with respect to a circuit in charge of division of all the clock sources normally with one frequency divider circuit.例文帳に追加

通常は１つの分周回路で全クロック源の分周を担う回路に対して、各クロック源に分周回路を接続して配置し、バッファ回路などの消費電力の大きい回路の割合を減らして、レイアウト的な制限からくる消費電力の増加を回避する分周回路を提供する。 - 特許庁

In the pseudo lock state when the ratio of the data rate to the clock frequency is m : n (wherein m ≠ 1), a clock signal delayed for a prescribed time by a buffer 171 can take any value of (0) and (1) in order to prevent a meta-stable state in a leading edge of a data signal received by an out of period detection section 102.例文帳に追加

データレートとクロック周波数の比がｍ：ｎで、ｍが１でない場合の擬似ロック状態にあるとき、周期ずれ検出部１０２に入力されるデータ信号の立ち上がりエッジにおいて、メタステーブルを防ぐために、バッファ１７１によって所定時間遅延されたクロック信号は、（０）と（１）とのいずれの値もとりうる。 - 特許庁

A semiconductor integrated circuit is provided with: a DLL circuit 101a for outputting n pieces of clock signals CKi (i is 1 to n) delayed from a reference signal RCLK by a delay time of i×T; a DCMP circuit 103a; and a buffer insertion circuit 102a provided with n pieces of buffers B1 to B16 corresponding to n pieces of the clock signals CKi.例文帳に追加

基準信号ＲＣＬＫから遅延時間ｉ×Ｔだけ遅れたｎ個のクロック信号ＣＫｉ（ｉは１〜ｎ）を出力するＤＬＬ回路１０１ａと、ＤＣＭＰ回路１０３ａと、ｎ個のクロック信号ＣＫｉに対応したｎ個のバッファーＢ１〜Ｂ１６を備えたバッファー挿入回路１０２ａとを有する。 - 特許庁

The drive system of the display is provided with a plurality of synchronous read/write memories which are made to be a buffer for access to the frame, an image signal generator which processes a digital image, a clock controller which is used as a memory and performs clock control, and a plurality of data drivers which receive the image data and display the same on the display.例文帳に追加

このディスプレイの駆動システムはフレームにアクセスするバッファとされる複数の同期読み書きメモリと、ディジタル画像を処理する画像信号ジェネレータと、メモリとして使用されると共にクロックコントロールを行なうクロックコントローラと、画像データを受け取りディスプレイに表示させる複数のデータドライバと、を具えている。 - 特許庁

The switching section 284 uses the high speed clock CLK3 from the clock conversion section 21 as a switching command to select one bit each out of the 10-bit data of the parallel form according to a predetermined order and output the one-bit data from an output terminal 284b, thus, converts the parallel data into serial data, and transmits the data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

When a secondary side Ir interface 20 detects a valid receiving interruption, concerning a secondary side data transmitter 2, the value of a data amount in a transmitting data buffer 26 is read by a secondary side CPU 22, a VCO 24 is controlled by a deviation from the set value and the clock of a secondary side I.430 interface 21 is matched with a primary side clock.例文帳に追加

セカンダリ側データ伝送装置２は、セカンダリ側Ｉｒインタフェース２０が有効受信割り込みを検出すると、セカンダリ側ＣＰＵ２２が送信データバッファ２６のデータ量の値を読み込み、設定値とのずれによりＶＣＯ２４を制御し、セカンダリ側Ｉ．４３０インタフェース２１のクロックをプライマリ側クロックに合わせる。 - 特許庁

Thus, by sending out the test signal to the control part 14, a test mode is recognized, and when an ON-OFF control signal is made to High, operation of a latch circuit 15 is stopped, and clock is sent out to a clock output terminal 6 from the control part 14 via an AND circuit 16 and a buffer 8, to be externally outputted.例文帳に追加

このようにテスト信号が制御部１４に送出されることによって、テストモードを認識し、ＯＮ／ＯＦＦ制御信号をＨｉとするとラッチ回路１５の動作が停止しするとともに、クロックを制御部１４よりＡＮＤ回路１６、バッファ８を介してクロック出力端子６に送出して外部に出力する。 - 特許庁

An internal clock signal aTu whose phase is faster than that of an internal clock signal Tu is supplied to a 1st delay line DL1 through output buffer circuits 12a to 12d constituting a delay monitor DLM and also supplied to a controlling part which controls the 1st and 2nd delay lines DL1 and DL2 and is not shown in the diagram.例文帳に追加

位相が内部クロック信号Ｔｕより進んだ内部クロック信号ａＴｕは、ディレイモニタＤＬＭを構成する出力バッファ回路１２ａ〜１２ｄを介して第１の遅延線ＤＬ１に供給されるとともに、第１、第２の遅延線ＤＬ１、ＤＬ２を制御する図示せぬ制御部に供給される。 - 特許庁

Still further, when low power consumption mode is specified, a current path of a CLK buffer (64) for generating the internal clock signal is interrupted and the paths of the circuits (20) and (22) are interrupted, according to an external clock enabling signal(EXCKE) and a low power mode instruction signal (SRFPWD).例文帳に追加

また、低電力消費モードが指定されたときには、外部クロックイネーブル信号（ＥＸＣＫＥ）と低電力モード指示信号（ＳＲＦＰＷＤ）に従って、内部クロック信号を発生するＣＬＫバッファ（６４）の電流経路を遮断し、またコントロールバッファ回路およびアドレスバッファ回路の電流経路を遮断する。 - 特許庁

The switching section 284 uses the high speed clock CLK 3 from the clock conversion section 21 as a switching command, selects one bit each from the 10-bit data of the parallel form according to a prescribed order, provides an output of 1-bit data from an output terminal 284b, converts the parallel data into data of a serial form, and gives the resultant data to an output buffer 286.例文帳に追加

切替部２８４は、クロック変換部２１からの高速クロックCLK3を切替指令として用いることで、パラレル形式の１０ビットデータ中から１ビットずつ所定の順序に従って選択して出力端子２８４ｂから出力することで、パラレルデータをシリアル形式のデータに変換し、出力バッファ２８６に渡す。 - 特許庁

Corresponding interpolated frame data are acquired (S21) and are written into a data buffer (S22) in accordance with the output timing of the MIDI beat clock signal, and the data are displayed on a display (S25) at a frame display timing (S23:YES).例文帳に追加

ＭＩＤＩビートクロック信号の出力タイミングに合わせて、対応する補間フレームデータを取得して（Ｓ２１）データバッファに書き出し（Ｓ２２）、フレーム表示タイミングが来たら（Ｓ２３：ＹＥＳ）、ディスプレイに表示する（Ｓ２５）。 - 特許庁

The clock generating circuit includes inverting circuits IV0-IV4 of series connection where an output of the IV4 is given to the IV0 via a feedback line FL and buffer circuits BF0-BF4 that receive outputs of the IV0-IV4.例文帳に追加

クロック生成回路は、帰還ラインＦＬを介してＩＶ４の出力がＩＶ０に入力される直列接続の反転回路ＩＶ０〜４とＩＶ０〜４の出力が入力されるバッファ回路ＢＦ０〜４を含む。 - 特許庁

To provide a data receiver capable of avoiding an overflow and an underflow of a reception buffer and reducing reproduction of sound or like processing with high accuracy by suppressing a frequency of occurrence of and a degree of frequency variation in a recovered clock signal.例文帳に追加

受信バッファのオーバーフローやアンダーフローの回避ができるとともに、再生されるクロック信号の周波数が変動する頻度や程度を小さく抑えて、高精度な音声の再生などができるようにする。 - 特許庁

To provide a data buffer device capable of preventing a spike from occurring in a write enabling signal and a read enabling signal in the case of using an asynchronous clock signal to write and read data.例文帳に追加

非同期クロック信号を用いてデータの書き込みおよび読み出しを行う場合において、書き込み許可信号および読み出し許可信号にスパイクが発生することを防止できるデータバッファ装置を提供する。 - 特許庁

When an extra (FF) is required due to alteration of circuit after layout, the clock tree is not modified and the extra FF is routed through a buffer for the extra FF at a modifying block 3.例文帳に追加

レイアウト後に回路変更が発生してフリップフロップ（ＦＦ）を追加する必要が生じた場合にはクロックツリーの修正は行わず、修正処理３において追加ＦＦ用バッファ経由で追加ＦＦに配線する。 - 特許庁

A write command discriminating circuit 26 generates a first enable signal DSZ to active data input and clock signal input buffers 11 and 12 when the command COM inputted from the buffer 22 is a write command.例文帳に追加

ライトコマンド判定回路２６は外部コマンド入力バッファ２２から入力した外部コマンドCOMがライトコマンドであるとき、データ入力及びクロック信号入力バッファ１１，１２を活性化する第１のイネーブル信号DSZを生成する。 - 特許庁

Thus, even if such local power source fluctuation occurs, the voltage between the gate and source of the transistor Mn3 is kept to be nearly constant to reduce the variation of the operation delay time of the clock buffer.例文帳に追加

これにより、そのような局部的な電源変動を生じても、電流源ＭＯＳトランジスタ（Ｍｎ３）のゲート・ソース間電圧は略一定に保たれ、クロックバッファの動作遅延時間のばらつきが小さくされる。 - 特許庁

A second data output buffer 37 is synchronized with both the rise edge and the fall edge of a second clock CLK2, it buffers data which is output from the register 36, and it outputs the data to the outside through a second port SDQ.例文帳に追加

第２デ−タ出力バッファ37が、第２クロックの立上りエッジ及び立下りエッジの両方に同期して、前記レジスタから出力されるデ−タをバッファリングし、第２ポ−トSDQを通じて外部へ出力する。 - 特許庁