「clock buffer」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

To provide a digital data modulation apparatus in which throughput of a data modulation circuit is improved, its operational frequency is suppressed and throughput-one-clock is realized to eliminate an output buffer.例文帳に追加

データ変調回路のスループットを改善し、回路の動作周波数を抑えると共に、スループット１クロックを実現し出力バッファのないデジタルデータ変調装置を提供する。 - 特許庁

The sampling clock is also supplied to a time information buffer/counter 30 of the image recorder 22, in which time information synchronized with the sampling timing is generated and attached to the JPEG image.例文帳に追加

サンプリングクロックは画像レコーダ２２の時間情報バッファ／カウンタ３０にも供給され、サンプリングタイミングに同期した時間情報が生成されてＪＰＥＧ画像に付加される。 - 特許庁

The buffer 100 performs output delaying the clock with delay quantity to which hold margin is added and it is inspected whether data can be taken in normally by F/F101 or not.例文帳に追加

バッファ１００にホールドマージン分を加えた遅延量でクロックを遅延させて出力させ、Ｆ／Ｆ１０１で正常にデータを取り込むことができるかを検査する。 - 特許庁

When the received stream is a real-time stream sent out of the server 11 in real time, the frequency of the reproduction clock is controlled according to the fill level of the buffer.例文帳に追加

受信されたストリームがサーバ１１からリアルタイムに送出されるリアルタイムストリームである場合、再生クロックの周波数はバッファのフィルレベルに応じて制御される。 - 特許庁

Normally, the tri-state output buffer 5 does not allow the clock signals to pass therethrough, and only watch dog monitoring pulses outputted from the CPU 1 are inputted into the watch dog timer IC 2.例文帳に追加

通常、トライステート出力バッファ５はクロック信号を通過させず、ＣＰＵ１から出力されるウォッチドッグ監視パルスのみがウォッチドッグタイマＩＣ２に入力される。 - 特許庁

A decision voltage variable buffer 105 discriminates a level of a data signal received via the transmission line according to a decision voltage decided by the amplitude information of the clock signal.例文帳に追加

判定電圧可変バッファ１０５は、伝送路を介して受信されたデータ信号のレベル判定をクロック信号の振幅情報から決定した判定電圧によって行う。 - 特許庁

The command controlling parts output the address buffer controlling signal by being delayed from the clock signal when the delay controlling signal is in an active state and in a read command delay operating mode.例文帳に追加

コマンド制御部は、遅延制御信号がアクティブ状態であり、リード命令遅延動作モードのときに、クロック信号から遅延してアドレスバッファ制御信号を出力する。 - 特許庁

An input video signal received from a CCD 201 or a digital video tape 202 is supplied to an input source buffer 204 via a clock detection section 203.例文帳に追加

ＣＣＤ２０１またはデジタルビデオテープ２０２から入力された入力映像信号はクロック検出部２０３を介して入力ソースバッファ２０４に供給される。 - 特許庁

To provide a method for designing a semiconductor integrated circuit capable of reducing power consumption in a functional macro test by providing a control circuit for a gated clock buffer (GCB).例文帳に追加

ゲーテッドクロックバッファ（ＧＣＢ）の制御回路を設けることにより、機能マクロ試験時の消費電力を削減できる半導体集積回路の設計方法を提供する。 - 特許庁

This semiconductor storage device comprises a command decoder 1 receiving an external signal and generating a command, a clock buffer 2, gates 3, 4, and a refresh counter 7.例文帳に追加

本発明に係る半導体記憶装置は、外部信号を受けてコマンドを発生するコマンドデコーダ１、外部クロックを受けるクロックバッファ２、ゲート３，４、およびリフレッシュカウンタ７を含む。 - 特許庁

A reception buffer 32 samples and stores the time multiplex control signal received by the receiver 61 with the pixel clock PCLK received by the receiver 62.例文帳に追加

受信バッファー３２は、レシーバー６２により受信された画素クロックＰＣＬＫによりレシーバー６１により受信された時間多重制御信号をサンプリングして記憶する。 - 特許庁

The image data written in the primary buffer 12 are read in accordance with a display clock, operated in a FIR filter 14 and alternately written in secondary buffers A, B.例文帳に追加

この１次バッファに書き込まれた画像データは表示クロックに従って読み出され、ＦＩＲフィルタ１４において演算され、２次バッファＡ、Ｂに交互に書き込まれる。 - 特許庁

Thin-film transistors are used for a clock generation part 16, a command decoder 17, a mode resistor 18, a control part 20, a row address buffer and refresh circuit 21, a column address buffer and the burst counter 22, a data control circuit 23, a latch circuit 24, a DLL 25, and a column decoder 31.例文帳に追加

クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 - 特許庁

To reduce the capacity of a buffer to be used for conversion while preventing overflow or underflow of the buffer in converting decoded data after performing OFDM modulation and transmission path decoding into a data stream synchronized with the clock of a stabilized frequency.例文帳に追加

ＯＦＤＭ復調及び伝送路復号が行われた後の復号データを、安定化した周波数のクロックに同期させたデータストリームに変換する際に、変換時に用いるバッファがオーバーフロー及びアンダーフローせずに、そのバッファの容量を少なくする。 - 特許庁

The semiconductor integrated circuit has an external output buffer (53), a latch circuit (90) which latches data to be output from the external output buffer synchronously with an external clock signal (100), and a processing circuit (20) of data to be latched into the latch circuit.例文帳に追加

半導体集積回路は、外部出力バッファ（５３）と、前記外部出力バッファから出力すべきデータを外部クロック信号（１００）に同期してラッチするラッチ回路（９０）と、前記ラッチ回路にラッチすべきデータの処理回路（２０）とを有する。 - 特許庁

Since the buffer 816 can read all the interleaved data in one clock cycle, a data rearrangement circuit or the like to store the data to the buffer is not required and a bit number for the error position information of the user data can be decreased.例文帳に追加

これにより、バッファ８１６は、１クロックサイクルで全インタリーブのデータを読み込むことができるため、データをバッファに格納するためのデータ並べ替え回路等が不要となり、かつ、ユーザデータ誤り位置情報のビット数を削減することができる。 - 特許庁

The host computer 10 writes valid data transferred from the memory controller 20 in the first data buffer, transfers a write burst data block to the second data buffer to write it and outputs the write burst data block to the system bus 11 in a valid data transfer clock cycle.例文帳に追加

ホストコンピュータは、メモリコントローラから転送される有効データを第１のデータバッファに書き込み、ライトバーストデータブロックを第２のデータバッファに転送して書き込み、かつライトバーストデータブロックを有効データ転送クロックサイクルにシステムバスに出力する。 - 特許庁

Local buffer amplifiers 11-1 to 11-3 with AND gate are provided in each control signal generating circuit 4a, 5a, 6a, logical product operation of a transmitted internal clock signal and each activation signal is performed, buffer-amplification is performed, and the signal is outputted.例文帳に追加

アンドゲート付きローカルバッファアンプ１１−１乃至１１−３は、各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、伝送された内部クロック信号と各活性信号との論理積演算を行いかつ緩衝増幅して出力する。 - 特許庁

To eliminate a conventionally required one-line buffer to allow image data to be transmitted by a clock signal and an effective pixel signal showing timing of effective pixels of image data, with respect to an interface using a synchronizing clock, the effective pixel signal, and image data.例文帳に追加

同期クロックと，画像データの有効画素のタイミングを示す有効画素信号及び画像データによるインターフェースに於いて，従来必要であった１ラインバッファをなくして，クロック信号と有効画素信号による画像データの伝送を可能とする。 - 特許庁

On the other hand, a PCR(Program Clock Reference) imbed section 110 imbeds a time reference PCR to the TS packet from a PCR transfer control section 109 on the basis of an STC(System Time Clock) from an STC section 108 and transmits the result to a PCR buffer 111.例文帳に追加

一方、ＰＣＲ転送制御部１０９からのＴＳパケットに対しＰＣＲ埋め込み部１１０により、ＳＴＣ部１０８からのＳＴＣに基づいて時刻基準のＰＣＲが埋め込まれ、ＰＣＲ用バッファ１１１に送出される。 - 特許庁

Regenerated data generated by the TDM demodulation part 32 are stored in the buffer 33, and a control part 40 performs such control that a clock signal extracted from GPS information by a clock extraction part 38 is used to read the regenerated data from the buffer 33 and the transmission signal is generated from the regenerated data by the CDM modulation part 34.例文帳に追加

ＴＤＭ復調部３２で生成された再生データをバッファ３３に記憶し、制御部４０が、クロック抽出部３８によりＧＰＳ情報から抽出されたクロック信号を用いてバッファ３３から再生データを読み出し、ＣＤＭ変調部３４でこの再生データから上記送信信号を生成するように制御する。 - 特許庁

A semiconductor integrated circuit 10 is constituted(manufactured) such that it is provided with an internal circuit 11 for preparing a data signal on the basis of the clock signal, a low-noise type buffer 14d for outputting the data signal prepared by the internal circuit 11 to a device, and a normal type buffer 14c for outputting the clock signal to the device.例文帳に追加

半導体集積回路１０を、クロック信号に基づき，データ信号を用意する内部回路１１と、内部回路１１により用意されたデータ信号をデバイスに対して出力するためのローノイズタイプバッファ１４ｄと、クロック信号をデバイスに対して出力するためのノーマルタイプバッファ１４ｃとを備えるものとして、構成（製造）しておく。 - 特許庁

The connection of the first switch circuit is changed over to the buffer circuit side and a start pulse and a clock are inputted to the shift register to operate the same, by which only the necessary gate line is driven through the buffer circuit controlled with the second switch and the driving of the unnecessary gate line is stopped.例文帳に追加

第１スイッチ回路の接続をバッファ回路側に切り換え、スタートパルスとクロックを入力してシフトレジスタを動作させることにより、第２スイッチで制御されたバッファ回路を介して必要なゲート線のみを駆動し、必要でないゲート線の駆動を停止する。 - 特許庁

A communication channel state estimate circuit 24 estimates a communication channel state based on a rear clock CK2 that is also fed to a retransmission buffer 14, and properly adjusts the correction quantity of a correction circuit 206 of a buffer residual amount measurement circuit 20 such as time constant of a low-pass filter depending on the state.例文帳に追加

通信路状態推定回路24は、再送バッファ14への読出しクロックCK2 に基づいて通信路状態を推定して、その状態に応じてバッファ残量計測回路20の補正回路206 における補正量、たとえば、ローパスフィルタの時定数を適宜調整する。 - 特許庁

By this configuration, it is possible to synchronize the system clock of the data receiving side (decoding side) with the system clock of the data transmitting side even when a delay fluctuation in a network occurs and also in a configuration for performing processing after storing data in a buffer.例文帳に追加

本構成により、ネットワークにおける遅延揺らぎが発生した場合においても、また、バッファに対するデータ蓄積後に処理を実行する構成においても、データ受信側（復号側）のシステムクロックをデータ送信側のシステムクロックに同期させることが可能となる。 - 特許庁

A clock CLK is applied to flip-flops 5a, 5b as resistor circuits into which output data from a test circuit 4 are input together with a circuit block 3, and an output signal changing synchronously with the clock CLK is inputted into a buffer circuit 6 as a test object circuit.例文帳に追加

回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。 - 特許庁

A clock reproducing apparatus applies over-sampling to a detection signal to acquire a symbol value, discriminates whether or not each symbol value is the same as a preceding symbol value, stores them to a buffer memory, and detects the symbol timing on the basis of the sampling timing corresponding to the address of the buffer memory and an arithmetic value stored in the buffer.例文帳に追加

クロック再生装置において、検波信号をオーバーサンプリングしてシンボル値を取得し、各シンボル値が、１つ前のシンボル値と同一か否かを判断するとともに、これらをバッファメモリに記憶しておき、前記バッファメモリ位置に対応する前記サンプリングタイミング及び前記バッファに蓄積された演算値に基づき、シンボルタイミングを検出する。 - 特許庁

To suppress speed performance deterioration caused by a wiring capacity, etc., by adopting a relay buffer insertion method, and in addition, to realize a low-clock skew that does not rely upon voltage or temperature characteristics.例文帳に追加

中継バッファを挿入する手法を採用し配線容量等に起因する速度性能劣化を抑え、かつ電圧及び温度特性に依存しない低クロックスキューを実現する。 - 特許庁

A residual monitor section 6 is provided to the buffer memory 2 and a frequency control section 7 for setting the frequency of the clock signal generated by the PLL circuit 5 is connected to the residual capacity monitor section 6.例文帳に追加

バッファメモリ２に残量監視部６を設け、この残量監視部６に前記ＰＬＬ回路５で生成するクロック信号の周波数を設定する周波数制御部７を接続する。 - 特許庁

To make fast the external output operation synchronized with a clock signal from points of view of eliminating an output operation delay due to a level converting circuit and maintaining high withstand voltage of an output buffer.例文帳に追加

レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点より、クロック信号に同期する外部出力動作の高速化を実現する。 - 特許庁

To reduce circuit scale by enabling a driver to operate with, for example, a commonly used 3.3-volt driving CMOS buffer as a source voltage, and further decreasing the number of output terminals of a clock drive circuit.例文帳に追加

電源電圧として一般的な例えば３．３Ｖの駆動用のＣＭＯＳバッファで動作可能とし、更に、クロック駆動回路の出力端子数の削減により、回路規模を削減する。 - 特許庁

An impedance adjusting clock signal ZSCK passes through the output circuit OB, returns by total reflection at the far end of the transmission line L, enters the input buffer IB and is compared with Vref.例文帳に追加

インピーダンス調整クロック信号ＺＳＣＫは出力回路ＯＢを通り、伝送線Ｌの遠端で全反射されて戻り、インプットバッファＩＢに入りＶｒｅｆと比較される。 - 特許庁

More suitably, a one-and-a-half-time charge pump circuit connected to the earth at its clock-buffer output end position is employed as the first charge pump circuit 55, and a two-time charge pump circuit is employed as the second charge pump circuit 56.例文帳に追加

好適には、クロックバッファ出力端位置をアースに接続した１．５倍チャージポンプ回路を第１チャージポンプ回路５５とし、２倍チャージポンプ回路を第２チャージポンプ回路５６とする。 - 特許庁

To provide an input/output buffer circuit capable of suppressing the increase of current consumption in the entire system even at the time of the low power consumption mode of stopping a clock.例文帳に追加

クロックを停止する低消費電力モード時においてもシステム全体における消費電流の増大を押さえることができる入出力バッファ回路を提供することにある。 - 特許庁

To reduce the capacity of a buffer memory that each processing circuit is equipped with and to suppress rise in operating clock frequency when the processing circuits request the right to use a bus asynchronously.例文帳に追加

複数の処理回路が非同期でバス使用権を要求する場合に、各処理回路に備えられるバッファメモリの容量を低減し且つ動作クロック周波数の上昇を抑制する。 - 特許庁

When the current driving capacity of the output buffer is low, the amount of delay of a clock signal CLKQ for output is made small by the driving capacity switching signal DRV<i> of the "L"level.例文帳に追加

出力バッファの電流駆動能力が低いときには、「Ｌ」レベルの駆動能力切替え信号ＤＲＶ＜ｉ＞によって、出力用クロック信号ＣＬＫＱの遅延量は小さくなる。 - 特許庁

Elements which are a part of different semiconductor chips without the correlation of characteristics respectively are combined so as to cancel the variations of the characteristics and a buffer for driving clock signals is constituted.例文帳に追加

異なる半導体チップの一部であって、各々に特性の相関がない素子同士を、特性のばらつきをキャンセルするように組み合わせて、クロック信号をドライブするバッファを構成する。 - 特許庁

A data processing circuit 32 decodes the internal impedance adjustment signal IMP-UD synchronously to an internal clock signal CLK, and generates a 5 bit output buffer drive signal BUFON<4:0>.例文帳に追加

データ処理回路３２は、内部インピーダンス調整信号ＩＭＰ＿ＵＤを内部クロック信号ＣＬＫに同期してデコードし、５ビットからなる出力バッファ駆動信号ＢＵＦＯＮ＜４：０＞を生成する。 - 特許庁

To provide a synchronous semiconductor device, the power consumption of which is reducible without causing stoppage of an input buffer operation or an internal clock, in response to deactivation of a chip select signal.例文帳に追加

チップセレクト信号の非活性化に応答して、入力バッファの動作や内部クロックを停止させることなく消費電力を低減可能な同期式半導体装置を提供する。 - 特許庁

The signal identifier 21 uses the optimal clock to perform signal identification upon the received burst signal, outputs an identification signal and provides it to a bit buffer 22 for velocity conversion.例文帳に追加

信号識別器２１は、受信したバースト信号について最適クロックを用いて信号識別を行い、識別信号を出力し、速度変換を行うためのビットバッファ２２に供給する。 - 特許庁

A data/strobe output buffer 4b outputs data conforming to an internal clock signal for output DLLCLK from a DLL circuit 10 and an output enable-signal OE.例文帳に追加

データ／ストローブ出力バッファ（４ｂ）は、ＤＬＬ回路（１０）からの出力用内部クロック信号ＤＬＬＣＬＫと出力イネーブル信号（ＯＥ）とに従ってデータの出力を実行する。 - 特許庁

Then when a system clock 606 is supplied, vertical shift registers 602 and 603 sequentially select columns of pixels to be read through a timing generator 607 and data are sequentially set in an output buffer 604.例文帳に追加

次に、システムクロック606を与えると、タイミングジェネレータ607によって、垂直方向シフトレジスタ602および603は読みだす画素の列を順次選択して出力バッファ604にデータを順次セットする。 - 特許庁

Then, in a CTS design step S6, the current consumption of each row is investigated, and a clock buffer B1 is arranged in the row having a small amount of current consumption based on current consumption information.例文帳に追加

次に、ＣＴＳ設計ステップＳ６で、各ロウのの消費電流を調査しこの消費電流情報に基づき、クロックバッファＢ１を消費電流の少ないロウに配置する。 - 特許庁

The connection device 50 between nodes has a master clock 10 a transmission buffer 20, a passing time counter 21 a time set signal production circuit 30, a transmission delay time table 32 and addition tools 22, 33.例文帳に追加

ノード間接続装置５０は、マスタ時計１０、送信バッファ２０、経過時間カウンタ２１、時刻設定信号生成回路３０、伝搬遅延時間テーブル３２および加算器２２、３３を有する。 - 特許庁

Differential value of the period of the predetermined number of cycles of an input clock signal from an expected value of the number of cycles of an output clock signal is calculated in each of a plurality of frames; timing correction is performed based on the differential value during the vertical blanking period of a next frame; and then the pixel data is read from the buffer to be output, in synchronization with an output clock signal.例文帳に追加

それぞれのフレームにおいて、入力クロック信号の所定のサイクル数の期間の出力クロック信号のサイクル数の期待値との差分値を算出し、次のフレームの垂直ブランキング期間に差分値にもとづいたタイミングの補正を行ってから、出力クロック信号に同期してバッファから画素データを読み出して出力する。 - 特許庁