「clock buffer」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In this programmable controller for performing the transmission of a synchronous type between plural LSIs, when an LSI 200 of a clock supply origin uses a clock, a clock supplied to an other LSI 3 is fetched from a clock connection line 6 through an input buffer 21 to the LSI 200.例文帳に追加

複数のＬＳＩ間で同期式の伝送をしているプログラマブルコントローラにおいて、クロック供給元のＬＳＩ２００がクロックを使用する際、他のＬＳＩ３に供給したクロックをクロック接続ライン６から入力バッファ２１を介してＬＳＩ２００に取り込む。 - 特許庁

A first clock buffer 25 is arranged in a clock signal supplying passage to a second circuit block 30 to which one supply voltage VDD2 is supplied from an interconnect line PWS, and a second clock buffer 35 is arranged in a clock signal supplying passage to the first circuit block 20 to which the other supplying voltage VDD1 is supplied from an interconnect line PWM.例文帳に追加

電源配線ＰＷＳから電源電圧ＶＤＤ２を供給される第２の回路ブロック３０へのクロック信号供給経路には、第１のクロックバッファ２５が配置され、電源配線ＰＷＭから他の電源電圧ＶＤＤ１を供給される第１の回路ブロック２０へのクロック信号供給経路には、第２のクロックバッファ３５が配置される。 - 特許庁

A clock buffer 2 comprises a comparing circuit 22 comparing complementary clock signals CLK, /CLK with each other and outputting an internal clock signal used for normal operation, a comparing circuit 24 comparing a reference potential Vref with the clock signal CLK, and a comparing circuit 26 comparing a reference potential Vref with the clock signal /CLK.例文帳に追加

クロックバッファ２は、相補なクロック信号ＣＬＫ，／ＣＬＫを比較し通常動作で用いる内部クロック信号を出力する比較回路２２と、基準電位Ｖｒｅｆとクロック信号ＣＬＫとを比較する比較回路２４と、参照電位Ｖｒｅｆとクロック信号／ＣＬＫとを比較する比較回路２６とを含む。 - 特許庁

Clock buffers (DCL1-DCL3) for supplying clock signals generated in the clock generator to the functional blocks and control circuits (BAC1-BAC3) which can adjust skews between clock signals supplied to the plurality of functional blocks by changing a threshold voltage of the clock buffer are provided.例文帳に追加

上記クロック生成部で生成されたクロック信号を上記機能ブロックに供給するためのクロックバッファ（ＤＣＬ１〜ＤＣＬ３）と、上記クロックバッファのしきい値電圧を変化させることで、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整可能な制御回路（ＢＡＣ１〜ＢＡＣ３）とを設ける。 - 特許庁

A frequency identification circuit 2 receives an external clock signal extCLK received via a clock input buffer 1 of this semiconductor integrated circuit at its one input as a clock signal ECLK, and the frequency identification circuit 2 receives a basic clock signal BCLK generated by a basic clock oscillator 3 at the other input.例文帳に追加

クロック入力バッファ１を介して入力された外部クロック信号ｅｘｔＣＬＫを、クロック信号ＥＣＬＫとして、周波数同定回路２の一方の入力に供給し、基本クロック発振器３が形成した基本クロック信号ＢＣＬＫを周波数同定回路２の他方の入力に供給する。 - 特許庁

After control clock signal generating circuits 1a to 1l convert plural external clock signals to plural internal clock signals having an internal signal level by each input buffer amplifier, and generate control clock signals controlling operation of a semiconductor memory based on converted plural internal clock signals.例文帳に追加

制御クロック信号発生回路１ａ乃至１ｌは、複数の外部クロック信号をそれぞれ各入力バッファアンプにより内部信号レベルを有する複数の内部クロック信号に変換した後、変換された複数の内部クロック信号に基づいて半導体記憶装置の動作を制御する制御クロック信号を発生する。 - 特許庁

A buffer 206 outputs the holding demodulation data A as the demodulation data B in synchronism with the timing clock signals B.例文帳に追加

バッファ２０６は保持する復調データＡをタイミングクロック信号Ｂに同期して復調データＢとして出力する。 - 特許庁

The data are stored in a data buffer 43 inside reception side equipment from transmission side equipment according to the clock of the transmission side equipment.例文帳に追加

受信側機器内のデータバッファ４３に送信側機器からデータが送信側機器のクロックに従って格納される。 - 特許庁

Then, on a reading side of the clock transferring buffer, the received data are read by the bit width sectioned by the data boundary.例文帳に追加

そして、クロック乗り換えバッファの読み出し側において、データ境界で区切られたビット幅で受信データを読み出す。 - 特許庁

A write data buffer coupled to the memory module transmits data to the memory module in response to the input clock signal.例文帳に追加

メモリモジュールに接続された書込データバッファは入力クロック信号に応答してメモリモジュールにデータを提供する。 - 特許庁

An address buffer 8 and a command decoder 7 fetch an address and a command in synchronism with the leading edge of a clock CLK.例文帳に追加

アドレスバッファ８及びコマンドデコーダ７は、クロックＣＬＫの立ち上がりエッジに同期して、アドレス及びコマンドを取り込む。 - 特許庁

When the clock 10 is not changed and the value of the main counter 1 is not changed, the value of the read buffer 3 is held as it is.例文帳に追加

クロック１０が変化せず、メインカウンタ１の値が変化していなければ、リードバッファ３の値はそのまま保持される。 - 特許庁

A clock signal CLK is inverted in an input buffer 10 and given to a NAND 20 together with a mask signal S70.例文帳に追加

クロック信号ＣＬＫは、入力バッファ１０で反転されてマスク信号Ｓ７０と共にＮＡＮＤ２０に与えられる。 - 特許庁

The input clock is compared with Fs by an up/down counter 16 and a buffer occupancy value OCC for FIFO is found.例文帳に追加

アップ・ダウン・カウンタ１６により、入力クロックをＦｓと比較して、ＦＩＦＯ用のバッファ占有値ＯＣＣを求める。 - 特許庁

In one embodiment, the trace system is provided with a trace buffer 227 for receiving the trace information at the inside clock speed of the processor 102.例文帳に追加

一態様では、トレースシステムは、プロセッサ１０２の内部クロック速度でトレース情報を受け取るトレースバッファ２２７を含む。 - 特許庁

An external command latch circuit 23 latches an external command COM from an external command input buffer 22 in synchronism with a clock signal CLKZ.例文帳に追加

外部コマンドラッチ回路２３は外部コマンド入力バッファ２２から外部コマンドCOMをクロック信号CLKZに同期してラッチする。 - 特許庁

A flip-flop circuit 20 comprises a master latch circuit 1, a slave latch circuit 3, a clamp section 3, and a clock buffer circuit 4.例文帳に追加

フリップフロック回路２０には、マスターラッチ回路１、スレーブラッチ回路２、クランプ部３、及びクロックバッファ回路４が設けられる。 - 特許庁

A memory interface circuit having a queuing buffer for queuing memory transactions comprises a determination means for determining increase or decrease of the frequency of a memory clock or memory interface clock according to whether or not the queuing state in the queuing buffer is a predetermined state, and a memory clock frequency updating means for increasing or decreasing the frequency of the memory clock or memory interface clock according to the determination of the determination means.例文帳に追加

メモリトランザクションをキューイングするキューイングバッファを備えたメモリインタフェース回路において、前記キューイングバッファにおけるキューイング状態が所定の状態であるか否かにより、メモリクロックまたはメモリインタフェースクロックの周波数の増減を判定する判定手段と、前記判定手段の判定に基づきメモリクロックまたはメモリインタフェースクロックの周波数を増減するメモリクロック周波数更新手段と、を備えることを特徴とする。 - 特許庁

A dummy unit output buffer and a dummy unit input buffer of a dummy delay circuit DDL included in a DLL circuit DLL are not imitated by a simple type delay circuit, they have circuit constitution which is substantially same as a regular data output buffer and a clock buffer CB and can trim a delay time.例文帳に追加

ＤＬＬ回路ＤＬＬに含まれるダミー遅延回路ＤＤＬのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファＣＢと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。 - 特許庁

A start up completion notification detecting part 39 on the clock master side, in response to detecting this packet through a packet disassembling part 38, instructs the reception buffer clock control part 37 to clear a reception buffer part 30.例文帳に追加

クロックマスタ側のスタートアップ完了通知検出部３９は、クロックスレーブ側で受信バッファをクリアした事を検出した旨を示すパケットをパケット分解部３８を通じて検出すると、受信バッファ・クロック制御部３７に受信バッファ部３０のクリアを指示する。 - 特許庁

The first DLL circuit forms a first clock signal taken through the first buffer and a first interior clock signal so that phase difference for the first interior clock signal transmitted to the first circuit becomes small.例文帳に追加

上記第１ＤＬＬ回路は、上記第１バッファを介して取り込まれた第１クロック信号と、上記第１回路に伝達された上記第１内部クロック信号との位相差が小さくなるように第１内部クロック信号を形成する。 - 特許庁

Clock buffers 11-14 constituting a clock-tree circuit 1 are supplied from a dedicated clock buffer power supply terminal 101 with a lower power supply voltage than that supplied from a general circuit power supply terminal 102.例文帳に追加

クロックツリー回路１を構成するクロックバッファ１１〜１４へは、専用のクロックバッファ用電源端子１０１から、一般回路用電源端子１０２から供給される電源電圧より低い電圧の電源電圧を供給する。 - 特許庁

The scan test circuit includes: a plurality of flip-flops connected in parallel to the scan chain; a clock generation circuit generating a clock supplied to the flip-flop; and a phase delay buffer for input of a clock supplied to the first flip-flop and for output of a clock supplied to the second flip-flop.例文帳に追加

スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。 - 特許庁

To provide 5 clock generating circuit which can generate a clock enabling accurate delivery of data even if the phase of an input clock is not stable in a semiconductor integrated circuit for communication having a buffer for fetching input data, based on an input clock, and outputting the data.例文帳に追加

入力クロックに基づいて入力データを取り込んで出力するバッファを有する通信用半導体集積回路において、入力クロックの位相が安定していない場合においても正確なデータの受渡しを可能にするクロックを生成可能なクロック生成回路を提供する。 - 特許庁

A flip-flop moving means 104 refers to the arrangement result of logic cells and flip-flops and the arrangement/wiring result of a clock distribution circuit, supplying a clock signal to the flip-flops so as to move the flip-flops around a clock drive buffer in the final stage of the clock distribution circuit.例文帳に追加

フリップフロップ移動手段１０４は、論理セル及びフリップフロップの配置結果と、フリップフロップに対してクロック信号を供給するクロック分配回路の配置配線結果とを参照し、フリップフロップを、クロック分配回路における最終段のクロック駆動バッファ周辺に移動する。 - 特許庁

The number of clock buffers for adjusting a clock skew is reduced and the power consumption of a semiconductor integrated circuit is reduced by changing the threshold voltage of the clock buffer and adjusting the skew between the clock signals supplied to the plurality of functional blocks.例文帳に追加

上記制御回路により、上記クロックバッファのしきい値電圧を変化させ、上記複数の機能ブロックに供給されるクロック信号間のスキューを調整することで、クロックスキュー調整のためのクロックバッファ数の低減を図り、半導体集積回路の消費電力を低減させる。 - 特許庁

A control circuit 23 sets the frequency of a clock RCK for the line buffer read of a digital video signal DATA stored in a first line buffer to 1/n (n>1) of the frequency of a start clock S_-CK serving as a transfer clock to the display portion 10 of the digital video signal DATA stored in the first line buffer 21 in a horizontal scanning period.例文帳に追加

コントロール回路２３は、ある１水平走査期間において、第１ラインバッファに格納されたデジタルビデオ信号ＤＡＴＡのラインバッファリード用クロックＲＣＫの周波数を、該第１ラインバッファ２１に格納されたデジタルビデオ信号ＤＡＴＡの表示部１０への転送クロックとしてのスタートクロックＳ＿ＣＫの周波数のｎ（ｎ＞１）分の１になるように設定する。 - 特許庁

A semiconductor integrated circuit includes: a DLL control means configured to generate a buffer enable signal, the buffer enable signal being a pulse signal that is periodically enabled when a smart power down signal is enabled; and a DLL circuit configured to control a phase of an external clock signal in response to the buffer enable signal to generate an output clock.例文帳に追加

本発明の半導体集積回路は、スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含む。 - 特許庁

If the amount of traffic is small, the packet buffer controller 300 stops power supply or clock supply to part of the packet buffer 500, and saves on power consumption.例文帳に追加

トラフィック量が少ないときは、パケットバッファ制御部３００が、一部のパケットバッファ５００の電源の給電を停止し又はクロックの供給を停止し、消費電力を削減する。 - 特許庁

At this time, by monitoring the position of the synchronizing buffer 36 while defining the half position of the synchronizing buffer 36 as a reference position, clock synchronization between the client 30 and the server 10 can be performed.例文帳に追加

このとき、同期化バッファ36の半分位置を参照位置として同期化バッファ36の位置を監視することにより、クライアント30とサーバ10との間のクロック同期を行うことができる。 - 特許庁

According to the present invention, power consumption generating between the input buffer and the latching circuit is reducible effectively, without having the input buffer operation or the internal clock halted.例文帳に追加

本発明によれば、入力バッファの動作や内部クロックを停止させることなく、入力バッファとラッチ回路との間で発生する消費電力を効果的に低減することが可能となる。 - 特許庁

Second correction circuits 20, 21, 23 detect a delay time of a clock signal supplied from the input buffer circuit 11, and output a clock signal in which a delay time is corrected.例文帳に追加

第２の補正回路２０、２１，２３は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。 - 特許庁

A clock transferring circuit includes a write counter 2 which increments synchronously with a write clock CKw formed of input data Di1, and writes the input data Di1 in a buffer indicated by its incremented value Cw.例文帳に追加

書き込みカウンタ２は、入力データＤｉ１より作成された書き込みクロックＣＫｗに同期してインクリメントし、そのインクリメント値Ｃｗが示すバッファに入力データＤｉ１を書き込む。 - 特許庁

First correction circuits 14, 15, 18 detect a delay time of a clock signal supplied from the input buffer circuit 11, and output a clock signal in which a delay time is corrected.例文帳に追加

第１の補正回路１４，１５，１８は、入力バッファ回路１１から供給されるクロック信号の遅延時間を検出し、遅延時間が補正されたクロック信号を出力する。 - 特許庁

To overcome problems of a conventional technique that has had difficulty in high speed operations in an accurate timing because e.g. a clock signal of a clock buffer includes jitter when a delay time is subjected to change due to dynamic variations in a power supply voltage.例文帳に追加

電源電圧のダイナミックな変動により遅延が変化すると、例えば、クロックバッファのクロック信号にジッター（jitter）が含まれ、高速で正確なタイミングでの動作が困難になる。 - 特許庁

To provide a semiconductor integrated circuit which can detect the phase state of a multiphase clock without requiring an output buffer.例文帳に追加

出力バッファを必要とせずに多相クロックの位相状態の検出を可能にする半導体集積装置を提供する。 - 特許庁

Edited frames stored in the output buffer 115 are outputted in real time synchronously with an output clock (not shown).例文帳に追加

出力バッファ１１５に蓄えられた複数の編集済フレームは、図示しない出力クロックに同期して、リアルタイムで出力される。 - 特許庁

To reduce a delay due to a difference in wiring lengths of a clock near an input/output buffer performing a high speed operation.例文帳に追加

高速な動作を行う入出力バッファ近辺において、クロックの配線長に差があることによる遅延を低減する。 - 特許庁

A command latch circuit takes in an internal command signal supplied through a command buffer synchronizing with the first internal clock signal.例文帳に追加

コマンドラッチ回路は、コマンドバッファを介して供給される内部コマンド信号を第１内部クロック信号に同期して取り込む。 - 特許庁

A register 14 acquires digital data stored inside the buffer 13 by one unit in synchronous with an output control clock CK15.例文帳に追加

レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。 - 特許庁

The output buffer 450 outputs a delay clock CLKD without deviation in the duty due to a difference from a gate load to a terminal 455.例文帳に追加

出力バッファ４５０は、ゲート負荷の違いによるデューティずれのない遅延クロックＣＬＫＤを端子４５５へ出力する。 - 特許庁

Thus, comparatively large clock skew can be adjusted by using the number of basic cells, which is smaller than that in the case of inserting a buffer.例文帳に追加

これにより、比較的大きいクロックスキューを、バッファを挿入するより少ないベーシックセル数の使用で調整することができる。 - 特許庁

Buffer insertion is performed (S70) to a place other than a buffer disposition prohibition area, so that the kind of buffer on a wiring path from a clock driver cell to each terminal cell and a shape of the wiring path driven by the buffer become completely identical at each stage after the wiring path whose shape from the clock driver cell to each terminal cell becomes completely symmetrical is generated (S50).例文帳に追加

クロックドライバセルから各末端セルへの配線経路の形状が完全に対称となる配線経路を生成した後（Ｓ５０）、クロックドライバセルから各末端セルへの配線経路上のバッファの種類及びバッファが駆動する配線経路の形状が各段で完全に同一となるように、バッファ配置禁止領域以外の場所に、バッファ挿入を行う（Ｓ７０）。 - 特許庁

A clock generating circuit 1 is a buffer circuit consisting of a plurality of inverters, which is a circuit generating a clock CPCLK3 with an amplitude of VDD, and an inverted clock XCPCLK3 with the clock CPCLK3 inverted, based on an input clock CLK, and is used in common for the positive voltage power generating circuit 2 and the negative voltage power generating circuit 3.例文帳に追加

クロック発生回路１は、複数のインバータで構成されたバッファ回路であり、入力クロックＣＬＫに基づいて、ＶＤＤの振幅を有するクロックＣＰＣＬＫ３と、クロックＣＰＣＬＫ３が反転された反転クロックＸＣＰＣＬＫ３を発生する回路であり、正電源発生回路２と負電源発生回路３に共用されている。 - 特許庁

The asynchronous interface synchronizes data between clocks 10, 11 by writing data in write buffers 20, 21 and a read buffer 45 synchronously with the clock 10 and writing data in a write buffer 25 and read buffers 40, 41 synchronously with the clock 11.例文帳に追加

非同期インターフェースは、ライトバッファ２０、２１、リードバッファ４５へのデータの書き込みをクロック１０に同期して、ライトバッファ２５、リードバッファ４０、４１へのデータの書き込みをクロック１１に同期して行なうことで、クロック１０とクロック１１の間のデータの同期化を行なっている。 - 特許庁