「clock buffer」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A clock selection and signal generation circuit 20 outputs a clock selection signal clksel and a clock stopping signal clkstp in accordance with the data accumulation quantity of a transmission/reception buffer 40, and a clock generation circuit 10 controls the frequency of a clock signal clk in accordance with clksel and stops the supply of the clock signal in accordance with clkstp.例文帳に追加

クロック選択信号生成回路２０は、送受信バッファ４０のデータ蓄積量に応じて、クロック選択信号clksel及びクロック停止信号clkstpを出力し、クロック生成回路１０はclkselに応じてクロック信号ｃｌｋの周波数を制御し、またclkstpに応じてクロック信号の供給を停止する。 - 特許庁

The respective serial communication circuits have a transmission buffer or a reception buffer, synchronizes with a clock signal and executes serial transfer of data stored in the transmission buffer or reception buffer with the target device.例文帳に追加

それぞれのシリアル通信回路は、送信バッファ若しくは受信バッファを有し、クロック信号に同期して送信バッファ若しくは受信バッファに格納されるデータのシリアル転送をターゲット装置との間で実行する。 - 特許庁

In the case of an excessive jitter which causes the overflow of the data storage quantity in the main buffer means, output of a write clock to the main buffer means and output of a read clock to the auxiliary buffer means are halted to absorb the jitter by the auxiliary buffer means.例文帳に追加

そして、主バッファ手段のデータ蓄積量がオーバーフローするような過大なゆらぎに対しては、主バッファ手段への書き込みクロックの出力停止と、補助バッファ手段への読み出しクロックの出力停止により、補助バッファ手段でゆらぎの吸収を行うようにする。 - 特許庁

To reduce noise generated toward an external power supply in the switching operation of a clock buffer.例文帳に追加

クロックバッファのスイッチング動作時に外部電源に向かって発生するノイズの低減を図ること。 - 特許庁

To provide a clock buffer with a high gain, a low input capacitance, and that does not occupy much space for an integrated circuit.例文帳に追加

高利得で低入力容量であり、集積回路スペースをとらないクロックバッファの提供。 - 特許庁

A reception buffer AH temporarily stores data sampled by the clock 19 via an input shift register AG.例文帳に追加

クロック19でサンプリングされたデータは、入力シフトレジスタAGを介して受信バッファAHに一時保存される。 - 特許庁

The jitter buffer means controls digital sound data on the basis of the clock correction value.例文帳に追加

そして、ジッタバッファ手段は、クロック補正値に基づいてデジタル音声データの出力を制御する。 - 特許庁

During high speed idling, clock supply is carried out to only an HSDLL 110 and an elasticity buffer 111.例文帳に追加

高速アイドル時はＨＳＤＬＬ１１０とエラスティシティバッファ１１１にのみクロック供給を行う。 - 特許庁

To decrease a capacity of a smoothing buffer to be used for transmitting TS at a specific clock.例文帳に追加

ＴＳを所定のクロックで送出するために用いられるスムージングバッファの容量を削減する。 - 特許庁

The clock 36 compares the time with time data and outputs a trigger to the buffer 34 when they are coincident with each other.例文帳に追加

この時刻と時刻データとを比較して、一致したらトリガをバッファ３４に出力する。 - 特許庁

A clock wiring for supplying a clock signal to a plurality of circuit blocks is designed at the wiring part and a first constitution clock wiring is designed by a buffer as a non-inverted type being provided at a predetermined position of the clock wiring.例文帳に追加

配線部は、クロック信号を複数の回路ブロックに供給するためのクロック配線を設計し、クロック配線の所定位置にノンインバータタイプのバッファを配置することにより、第１構成のクロック配線を設計する。 - 特許庁

To prevent or inhibit an antenna effect without changing a clock line in a semiconductor integrated circuit constituted so that a synchronous-circuit cell is supplied with a clock through a mesh-structure clock wiring from a clock buffer.例文帳に追加

クロックバッファからメッシュ構造クロック配線を介して同期回路セルにクロックを供給するように構成された半導体集積回路において、クロックラインの変更なしにアンテナ効果を防止または抑制できるようにする。 - 特許庁

The size of the template matching a requested clock skew value and the delay time value of the clock tree, the type of the clock buffer inserted therein, and the position of a tapping point are determined.例文帳に追加

要求されるクロックスキュー値とクロック木の遅延時間値に合ったテンプレートの大きさと、その中に挿入されるクロックバッファの種類及びタッピングポイントの位置が決定される。 - 特許庁

Moreover, a clock signal CLK and the internal clock enable signal INCE are input into the clock input buffer 10, and a NAND circuit which outputs the reverse of logical multiplication is provided.例文帳に追加

また、クロック入力バッファ１０には、クロック信号ＣＬＫ及び内部クロックイネーブル信号ＩＮＣＥが入力され、その論理積の反転を出力するＮＡＮＤ回路を設ける。 - 特許庁

To provide a semiconductor integrated circuit capable of reducing clock skews and reducing also noise in power supply and power consumption due to the operation of a clock buffer.例文帳に追加

クロックスキュー低減と共にクロックバッファの動作による電源ノイズ並びに消費電力を低減できる半導体集積回路を提供する。 - 特許庁

To provide a post-write buffer for preventing a host data bus from being free during clock synchronism in the computer of a double clock system.例文帳に追加

二重クロック方式のコンピュータにおいてクロック同期を行う間にホスト・データバスを遊ばせないようにする後置書込みバッファを提供する。 - 特許庁

Output data of an A/D converter circuit 10 are written in a buffer circuit 11 based on a write clock, where a written clock number is counted.例文帳に追加

Ａ／Ｄ変換回路１０の出力データは書き込みクロックに基づいてバッファ回路１１に書き込まれ、書き込みクロック数がカウントされる。 - 特許庁

An AV decoder 7 decodes AV data supplied from the receive buffer 6, based on the receive clock supplied from the reception clock generating circuit 8.例文帳に追加

AVデコーダ７は、受信クロック発生回路８より供給される受信クロックに基づいて、受信バッファ６より供給されるAVデータをデコードする。 - 特許庁

To provide a semiconductor integrated circuit capable of reducing both a clock skew and a power source system noise caused by the operation of a clock buffer.例文帳に追加

クロックスキューの低減とクロックバッファの動作による電原系ノイズの低減との双方を実現できる半導体集積回路を提供する。 - 特許庁

When transmitting the data to the device body 11 from the IC card 12, the clock signal is inputted to clock input of the FF1R via a buffer CK2S → the transmission passage CLK → a buffer CK1R.例文帳に追加

ＩＣカード１２から装置本体１１に対してデータを送信する場合には、クロック信号が（バッファＣＫ２Ｓ→伝送路ＣＬＫ→バッファＣＫ１Ｒ）を経て、ＦＦ１Ｒのクロック入力へ入力される。 - 特許庁

When transmitting data to the IC card 12 from the device body 11, a clock signal is inputted to clock input of FF2R via a buffer CK1S →a transmission passage CLK → a buffer CK2R.例文帳に追加

装置本体１１からＩＣカード１２に対してデータを送信する場合には、クロック信号が（バッファＣＫ１Ｓ→伝送路ＣＬＫ→バッファＣＫ２Ｒ）を経て、ＦＦ２Ｒのクロック入力へと入力される。 - 特許庁

An updown counter 2 begins from an initial value O, and 1 is added thereto by a clock of an updown counter input 21 from a buffer 4, and 1 is subtracted therefrom by a clock of an updown counter input 22 from a buffer 5.例文帳に追加

アップダウン・カウンタ２は、初期値０から始まり、バッファ４からのアップ・ダウンカウンタ入力２１のクロックにより１加算され、バッファ５からのアップ・ダウンカウンタ入力２２のクロックにより１減算される。 - 特許庁

Thus, intentional insertion of an individual buffer is described in the VHDL so that the same shift register uses a clock outputted from the same buffer so as to decrease clock skew.例文帳に追加

これにより、同一のシフトレジスタ内では、同一のバッファから出力されるクロックを使用するように、意図的に個別のバッファを挿入するようＶＨＤＬで記述することにより、クロックスキューを小さくする。 - 特許庁

When a clock enable signal CKE is inputted to an input buffer circuit 11a, a power-down clock PWDNCLK is outputted from a power-down control circuit 12, and input buffer circuits 11b, 11c and an input buffer activating circuit 13 are activated.例文帳に追加

クロックイネーブル信号ＣＫＥが入力バッファ回路１１ａに入力されると、パワーダウン制御回路１２からパワーダウンクロックＰＷＤＮＣＬＫが出力され、入力バッファ回路１１ｂ，１１ｃ、入力バッファ活性化回路１３が活性化される。 - 特許庁

Update of buffer size is prohibited during an interval when the filter signal fck synchronized with the clock signal CK is L and the buffer size is updated after the filter signal fck becomes H thus updating the buffer size in synchronism with the clock signal CK.例文帳に追加

このクロック信号ＣＫに同期したフィルター信号ｆｃｋがＬの期間はバッファサイズの更新を禁止し、フィルター信号ｆｃｋがＨになってからバッファサイズを更新することで、バッファサイズの更新もクロック信号ＣＫに同期して行わせる。 - 特許庁

A memory interface circuit includes a system clock synchronizing circuit 19 and a delay detection circuit 18 positioned in front of the system clock synchronizing circuit 19 for detecting a transmission delay from a clock supply buffer 23 to a data strobe buffer 16-1.例文帳に追加

システムクロック同期化回路（１９）と、システムクロック同期化回路（１９）の前段に配置され、クロック供給バッファ（２３）からデータストローブバッファ（１６−１）までの伝達遅延を検出する遅延検出回路（１８）とを具備するメモリインターフェース回路を構成する。 - 特許庁

A timing generating part 33 monitors the amount of audio signals stored in the receiving jitter buffer 52 and controls an output cycle of the transmitting clock or the receiving clock of the clock part 8 in accordance with the amount of audio signals stored in the receiving jitter buffer.例文帳に追加

タイミング生成部３３は、受信ジッタバッファ５２に記憶されている音声信号の量を監視し、受信ジッタバッファに記憶されている音声信号の量に応じて、クロック部８の送信クロックや受信クロックの出力周期を制御する。 - 特許庁

A main buffer amplifier 2 is provided at a post-stage directly after of an internal clock generator 1, buffer-amplifies an internal clock signal and outputs it, and the internal clock signal is transmitted to each control signal generating circuit 4a, 5a, 6a through a signal wiring 3.例文帳に追加

メインバッファアンプ２は内部クロック発生器１の直後の後段に設けられ、内部クロック信号を緩衝増幅して出力し、当該内部クロック信号は信号配線３により各制御信号発生回路４ａ，５ａ，６ａに伝送される。 - 特許庁

A virtual wiring model 21 exclusive for clock wiring and a power ratio model 22 to the in-cell power of a clock buffer to the switching power of the clock wiring are preliminarily defined in order to estimate the clock system power of an LSI prior to layout design.例文帳に追加

ＬＳＩのクロック系電力をレイアウト設計以前に見積もるべく、あらかじめクロック配線専用の仮想配線モデル２１と、クロックバッファのセル内電力とクロック配線のスイッチング電力との電力比率モデル２２と、を定義する。 - 特許庁

The clock signal generator is a flip-flop circuit, and a three-phase buffer may be used as the additional logic circuit.例文帳に追加

クロック信号生成器はフリップフロップであり、付加ロジック回路は三相バッファとすることもできる。 - 特許庁

When the clock is stopped, the stored contents are erased since the buffer RAM 7 becomes not to be refreshed.例文帳に追加

クロックを停止するとバッファＲＡＭ７はリフレッシュされなくなるので記憶内容が消去される。 - 特許庁

A second buffer 16 to which the signal 1e is inputted outputs the post-correction clock signal 1f for driving.例文帳に追加

信号１ｅが入力された第２のバッファ１６が補正後駆動用クロック信号１ｆを出力する - 特許庁

A voltage depending on electric charges charged in the capacitive element C2 is applied to the clock buffer for this period.例文帳に追加

この期間では容量素子Ｃ２の充電電荷で定まる電圧がクロックバッファに供給される。 - 特許庁

Finally, a buffer 27 controls a delay time of a clock signal CK0 in accordance with the first output A1.例文帳に追加

最後に、バッファ２７は、第１出力Ａ１に応じてクロック信号ＣＫ０の遅延時間を制御する。 - 特許庁

A clock buffer circuit 100 of an embodiment includes a driver section 11 and an LC tank section 21.例文帳に追加

本発明の一態様であるクロックバッファ回路１００は、ドライバ部１１及びＬＣタンク部２１を有する。 - 特許庁

A clock circuit on an integrated circuit chip has a differential buffer, equipped with an in-phase mode removing circuit.例文帳に追加

集積回路チップ上のクロック回路が、同相モード除去回路を備えた差動バッファを有する。 - 特許庁

A temperature characteristic data buffer 34 stores temperature characteristic information regarding the temperature characteristic of the clock frequency.例文帳に追加

温度特性データバッファ34は、クロック周波数の温度特性に関わる温度特性情報を記憶する。 - 特許庁

FREQUENCY MULTIPLIER, DATA OUTPUT BUFFER OF SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE, AND MULTIPLICATION METHOD OF CLOCK FREQUENCY例文帳に追加

周波数逓倍器、半導体装置の出力バッファ、半導体装置、およびクロック周波数の逓倍方法 - 特許庁

The demultiplexer part 44 reads out the data of the slots stored in the buffer 63 synchronously with the TS clock signal.例文帳に追加

デマルチプレクサ部４４は、TSクロック信号に同期して、バッファ６３に記憶されたスロットのデータを読み出す。 - 特許庁

A column address buffer circuit 300 takes in a column address from the outside synchronizing with the external clock signal.例文帳に追加

列アドレスバッファ回路３００は、前記外部クロック信号に同期して外部から列アドレス信号を取り込む。 - 特許庁

A command buffer circuit 12 receives an active command signal ACT from the outside according to a clock signal CLK.例文帳に追加

コマンドバッファ回路１２は、クロック信号ＣＬＫに応じて外部からアクティブコマンド信号ＡＣＴを受ける。 - 特許庁

To provide a frequency multiplier for an external clock signal, a multiplication method, an output buffer for data, and a semiconductor device provided with the multiplier and the output buffer.例文帳に追加

外部クロックの周波数逓倍器及び逓倍方法、データの出力バッファ及び逓倍器と出力バッファとを備える半導体装置を提供する。 - 特許庁

The address buffer 27 and the data buffer 29 hold data and the destination address of the data until clock signals are synchronized and the transfer of the data is prepared.例文帳に追加

アドレス・バッファ２７およびデータ・バッファ２９は、クロック信号が同期してデータが転送される用意ができるまでデータおよびデータの宛先アドレスを保持する。 - 特許庁

In response to the count result, a read number is set, and the buffer circuit 11 reads data according to a read clock and a read clock number is counted.例文帳に追加

そのカウント結果に応じて、読み出し個数を設定し、次に、読み出しクロックによってバッファ回路１１からデータが読み出され、読み出しクロック数がカウントされる。 - 特許庁

A clock tree synthesis arrangement wiring tool 4 executes wiring by using the maximum allowable capacity as the limit value of maximum capacity to be added to a clock buffer.例文帳に追加

クロックツリーシンセシス配置配線ツール４は、最大許容容量をクロックバッファーの１つに付加できる最大容量の制限値として配線を行う。 - 特許庁