「clock buffer」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A video server 1 is in operation by an operating clock faster than an operation clock of the encoder 3 by about several hundreds ppm on the basis of the reference of the operation clock of a timing generator 14 and the video data tend to underflow in the data read buffer 13a.例文帳に追加

ビデオサーバ１は、タイミング発生器１４の動作クロックを基準として、エンコーダ３の動作クロックよりも数百ｐｐｍ程度早い動作クロックにて動作しており、データ読込みバッファ１３ａにてビデオデータがアンダーフロー気味になっている。 - 特許庁

To provide the automatic clock buffer tree composition system, adaptive to a clock line for a clock signal of extremely high operation frequency, which needs to take wiring life countermeasures for the aluminum wiring patterns of the signal lines and power bus lines of a semicustom LSI.例文帳に追加

セミカスタムＬＳＩの信号ラインや電源バスラインのアルミ配線パターンに配線寿命対策を施す必要があるような、非常に高い動作周波数のクロック信号のクロックラインにも適応できるクロックバッファツリー自動合成システムにある。 - 特許庁

As a result, the number of clock buffer stages from a clock generating circuit to a sequence circuit in the semiconductor IC is reduced, and thereby there is less effects due to errors caused by the variations in processes, etc., and clock skewing of the semiconductor IC can be suppressed.例文帳に追加

したがって、半導体集積回路内においてクロック発生回路から順序回路までのクロックバッファ段数が少なくなり、プロセスばらつき等による誤差の影響が小さくなり、半導体集積回路のクロックスキューを抑制できる。 - 特許庁

The second DLL circuit forms a second clock signal taken through the second buffer and a second interior clock signal so that phase difference for the second interior clock signal transmitted to the second circuit becomes small.例文帳に追加

上記第２ＤＬＬ回路は、上記第２バッファを介して取り込まれた上記第２クロック信号と、上記第２回路に伝達された上記第２内部クロック信号との位相差が小さくなるように上記第２内部クロック信号を形成する。 - 特許庁

To make a buffer memory (conventionally required) unnecessary in a data transfer interface, to easily apply a clock generator as an operating clock in the system, and to enhance system performance in the case of using a spread spectrum clock for operations of the respective circuit parts in a system.例文帳に追加

スペクトル拡散クロックをシステム内の各回路部の動作に用いる際にデータ転送インタフェースにおいてバッファメモリ（従来必要とした）を不要にし、容易にシステム内の動作クロックとして適用でき、システムの高パフォーマンス化を可能にする。 - 特許庁

Based on the data section position, the data having the short bit width are extracted from the converted parallel data and written to a clock transferring buffer.例文帳に追加

変換したパラレルデータから前記データ区切り位置を基準に前記短いビット幅のデータを取り出し、クロック乗換えバッファへ書き込む。 - 特許庁

Furthermore, buffer memories 1-N are provided at borders of the circuit blocks 1-N for the clock signal whose frequency is spread at a different spread degree.例文帳に追加

また、異なる拡散度で周波数を拡散するクロック信号の回路ブロック−１〜Ｎの境界に、バッファメモリ−１〜Ｎを設けた。 - 特許庁

When the interruption is detected, the buffer control circuit 135 executes the switching to the other system, and the normal system clock 132 is outputted.例文帳に追加

断が検出されたときにはバッファ制御回路１３５が他系への切り替えを行わせ、正常なシステムクロック１３２を出力させる。 - 特許庁

This semiconductor circuit is provided with an input buffer 1, a delay adjusting circuit 2, a register 3, a clock input section 4, and an inverter IV1.例文帳に追加

本発明の半導体回路は、入力バッファ１と、遅延調整回路２と、レジスタ３と、クロック入力部４と、インバータIV１とを備える。 - 特許庁

A line buffer part 104 stores successively each pixel value of picture data in line unit by synchronizing with a pixel clock and a horizontal synchronizing signal.例文帳に追加

ラインバッファ部１０４は、画素クロックと水平同期信号に同期して画像データの各画素値をライン単位に、順次に格納する。 - 特許庁

When high-speed processing is not performed, the power control part invalidates the termination resistor of the buffer and slows down a clock to be supplied to the buffer than when the termination resistor is valid.例文帳に追加

そして、電力制御部は、高送処理が実施されていない場合、バッファ部の終端抵抗を無効にするとともに、バッファ部に供給されるクロックを終端抵抗が有効のときに比べて低速にする。 - 特許庁

An asynchronous first-in-first-out (ASYNC FIFO) buffer coupled to the memory module reads data from the memory module in response to a feedback signal generated by feeding back the memory clock signal to the ASYNC FIFO buffer.例文帳に追加

メモリモジュールに接続された非同期先入れ先出しバッファはメモリクロック信号をバッファにフィードバックすることによって生成されるフィードバック信号に応答してメモリモジュールからデータを読み取る。 - 特許庁

The cables 3A, 3B have relay buffer 4 at every several meters and collect wave form distortion due to losses of the passes by buffering of the serial data and the clock transmitted via the buffer 4.例文帳に追加

電気ケーブル３Ａ，３Ｂでは、数ｍ毎に、中継バッファ４を設け、この中継バッファ４で伝送されてきたシリアルデータやクロックをバッファリングなどして伝送線路の損失による波形歪みを補正する。 - 特許庁

The buffer temporarily stores received packets, that are transmitted from the master node, monitors and outputs a buffer accumulation amount and outputs data using a reproduction clock frequency of the slave node.例文帳に追加

バッファは、マスターノードから送信されるパケットである受信パケットを一時的に保存する共にバッファ蓄積量を観測して出力し、スレーブノードの再生クロック周波数を用いてデータを読み出す。 - 特許庁

The receiver stores the (MPEG2-TTS) packet in a receive buffer based on the system clock, extracts the time information contained in the packet, and reads out packets in the receive buffer in the order of the time.例文帳に追加

受信機は、（ＭＰＥＧ２−ＴＴＳ）パケットをそのシステムクロックに基づいて受信バッファに格納し、パケットに含まれる時刻情報を抽出して、受信バッファ内のパケットを時刻順に読み出す。 - 特許庁

At first, the PLL circuit 2 compares the frequency/phase of the clock signal C0' inputted from a buffer circuit group with that of an external clock signal Ck inputted from the external by a frequency/phase comparing parat 20.例文帳に追加

まず、ＰＬＬ回路２は、周波数・位相比較部２０において、バッファ回路群から入力されたクロック信号Ｃ_0 ′と外部から入力された外部クロック信号Ｃ_k との周波数・位相比較を行う。 - 特許庁

Accordingly, since degradation of buffer contained in the clock supply circuit proceeds equally during burn-in with the passage of time, a clock skew due to degradation in the transistor with the passage of time can be suppressed.例文帳に追加

したがって、バーンイン中はクロック供給回路に含まれるバッファの経時劣化が均一に進むので、バーンイン中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。 - 特許庁

To prevent the generation of a clock signal whose pulse width is narrower than a normal one at the time of setting and releasing a power down mode, and also to prevent the generation of a through-current in a clock buffer in the power down mode.例文帳に追加

パワーダウンモードの設定時及び解除時に通常よりパルス幅の狭いクロック信号の発生を防止し、かつパワーダウンモード時におけるクロックバッファにおける貫通電流の発生を防止する。 - 特許庁

A buffer 14 supplies gate clock CK1, CK1B to the charge pump circuit 4 and drives it based on a clock signal CK0 biased by the bias current IBO and outputted from the oscillator 12.例文帳に追加

バッファ１４は、バイアス電流ＩＢＯによってバイアスされ、オシレータ１２から出力されるクロック信号ＣＫ０にもとづいて、チャージポンプ回路４にゲートクロックＣＫ１、ＣＫ１Ｂを供給して駆動する。 - 特許庁

By such a memory, as an external clock is supplied to the command input buffer at the time of data holding mode, a refresh-command is inputted and self-refresh operation can be performed, at the time, an external clock is not supplied to the address input buffer and the data input buffer, current consumption caused by the above can be reduced.例文帳に追加

かかるメモリによれば，データ保持モード時において，外部クロックがコマンド入力バッファに供給されるので，リフレッシュコマンドを入力してセルフリフレッシュ動作を行うことができ，そのとき外部クロックのアドレス入力バッファやデータ入力バッファへの供給が行われないので，それに伴う消費電流を削減することができる。 - 特許庁

In the memory system comprising the memory controller and a memory module mounted with DRAMs, a buffer is mounted on the memory module, the buffer and the memory controller are connected to each other via data wiring, command/address wiring, and clock wiring, the DRAMs and the buffer on the memory module are connected to each other via internal data wiring, internal command/address wiring, and clock wiring.例文帳に追加

メモリコントローラと、ＤＲＡＭを搭載したメモリモジュールとを備えたメモリシステムにおいて、メモリモジュール上にバッファを搭載し、このバッファとメモリコントローラとをデータ配線、コマンド・アドレス配線、及び、クロック配線によって接続し、メモリモジュール上のＤＲＡＭとバッファとを内部データ配線、内部コマンド・アドレス配線、及び、内部クロック配線によって接続した構成を有する。 - 特許庁

To provide a clock supply control system capable of easily and automatically designing a gated clock, with which the characteristics of minimizing a clock skew and suppressing increase in the signal delay of an enable signal are satisfied, in a short time in gated clock design under the control of a multi- input/multi-stage enable buffer.例文帳に追加

多入力・多段のイネーブルバッファで制御されたゲーテッドクロック設計において、クロックスキューの最小化及びイネーブル信号の信号遅延増加を抑制するという特性を満たすゲーテッドクロック設計を容易且つ短時間で自動的に行うことができるクロック供給制御方式を提供すること。 - 特許庁

A clock buffer 110 is provided with a 1st logic element 122, that is configured to receive an input clock signal and supply a delayed input clock signal and with 1st and 2nd transistors(TRs) 146, 147 that are configured to receive the delayed input clock signal.例文帳に追加

本発明のクロックバッファ（１１０）は、入力クロック信号を受信し、前記入力クロック信号を遅延させた遅延入力クロック信号を供給するように構成された第一の論理素子（１２２）と前記遅延入力クロック信号を受信するように構成された第一、第二のトランジスタ（１４６、１４７）を備える。 - 特許庁

A phase difference between a feedback clock signal FBCLK, which corresponds to the internal clock signal (CLKP, CLKN) generated through variable delay lines (32, 33), and a buffer clock signal (BUFCLK) corresponding to the external clock signal is detected and the detected result is transfered via a shift circuit (42) to an outside.例文帳に追加

可変遅延線（３２，３３）を通して生成する内部クロック信号（ＣＬＫＰ，ＣＬＫＮ）に対応するフィードバッククロック信号ＦＢＣＬＫと外部クロック信号に対応するバッファクロック信号（ＢＵＦＣＬＫ）の位相差を位相検出器（３５）で検出し、該検出結果をシフト回路（４２）を介して転送する。 - 特許庁

Next, a 2nd clock 119 is inputted, and the slew rate of the output buffer 114 is made to increase or decrease so that the phase of the second clock 119 is made in identical with a second differential buffer output signal 220 which starts when the transmission path sending out signals 113 are a 2nd reference voltage 152 or more.例文帳に追加

次に第２のクロック１１９を入力し、第２のクロック１１９と伝送路送出信号１１３が第２の参照電圧１５２以上のとき立ち上がる第２の差動バッファ出力信号２２０の位相を一致させるように出力バッファ１１４のスルーレートを増減させる。 - 特許庁

The duty ratio of at least one of the clock signals CLK1, CLK2, CLK3 can be changed by changing the duty ratio of at least one of output buffer signals outputted from respective buffer circuits 10-0A, 10-1A, 10-2A, 10-3A included in the clock generation circuit 1A.例文帳に追加

クロック生成回路１Ａに含まれるバッファ回路１０−０Ａ，１０−１Ａ，１０−２Ａ，１０−３Ａの各々から出力される出力バッファ信号の少なくとも一つのデューティ比を変化させることによって、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３の少なくとも一つのデューティ比を変化させることができる。 - 特許庁

In this semiconductor memory, a clock input buffer which outputs an internal clock signal INCLK is provided, and a NOT circuit 15 into which a external signal/CS is input is provided; and the output of the NOT circuit 15 and a refresh demand signal RFR are input, and an OR circuit 16 which outputs their logical sum as an internal clock enable signal INCE to the clock input buffer 10 is provided.例文帳に追加

半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。 - 特許庁

A bypass capacitor 12 corresponding to the size of a buffer 11 for clock supply is arranged adjacent to the buffer 11 between the power source and the ground of the buffer 11 placed right before the flip flops(FFs) 13, 14 and 15 formed on a semiconductor circuit chip.例文帳に追加

半導体集積回路チップ上に形成されるフリップフロップ（ＦＦ）１３，１４，１５の直前に配置されるクロック供給用バッファ１１の電源とグランド間に、クロック供給用バッファ１１と隣接させてこのバッファサイズに応じたバイパスコンデンサ１２を配置する。 - 特許庁

The delay lock circuit is composed of a clock unit delay line 1, an output clock unit driver 2, a delay mirror controller 3, a timing control unit 4, an encoder 5, an input clock unit buffer 64, and first, second and third multiplexers 61, 62, 63.例文帳に追加

ディレイロック回路は、クロック単位ディレイ線１と、出力クロック単位ドライバー２と、ディレイミラー制御器３と、タイミング制御ユニット４と、エンコーダ５と、入力クロック単位バッファー６４と、第１、第２及び第３多重化装置６１、６２、６３とから構成される。 - 特許庁

For the client 30, jitter removal is performed by a jitter removing buffer 33, while using the time stamp of the transmission packet and a decoding clock 35 of the client himself.例文帳に追加

クライアント30では、伝送パケットのタイムスタンプとクライアント自身の復号クロック（35）を使用してジッタ除去バッファ33によりジッタ除去を行う。 - 特許庁

A clock enable signal CKE is inputted to the input circuit of an input buffer 10.例文帳に追加

ＤＬＬ回路がオーバーフローしている場合の内部クロック信号の出力タイミングを、非オーバーフロー時の内部クロック信号の出力タイミングに合わせる。 - 特許庁

To eliminate the need of a buffer for absorbing the difference, if any, between the transmission rate of a transmission line and the processing clock rate in the transmitter.例文帳に追加

伝送路の伝送レートと装置内部の処理のクロックレートが違う場合であっても、その違いを吸収するためのバッファを不要にする。 - 特許庁

The transmission data generation part 11 generates data data1 and a clock clock1 to be transmitted and outputs them to the output buffer part 12A.例文帳に追加

送信データ生成部１１は、受信装置へ送出すべきデータdata1およびクロックclock1を生成し、これらを出力バッファ部１２Ａへ出力する。 - 特許庁

When a resident quantity of an FIFO buffer memory (1) reaches a prescribed value, a voltage-controlled crystal oscillator (3) generates a reception regenerating clock (c).例文帳に追加

電圧制御水晶発振器（３）はＦＩＦＯメモリバッファ（１）の滞留量が所与の一定値に達すると、受信再生クロック（ｃ）を生成する。 - 特許庁

In the flash memory data storage apparatus, a multistage flash input buffer unit is incorporated in which data bus width is gradually extended and the period of a control clock is gradually made longer.例文帳に追加

データバス幅が漸次増加し、制御する制御クロックの周期が漸次増加する多段階のフラッシュ入力バッファ部を内蔵する。 - 特許庁

The pointer of a read pointer circuit 313 is updated according to a clock signal CLKIN, data of a buffer indicated by the pointer thereof are read out from each ring buffer 305 of bits #0-#(n-1) and are stored in a reception register 314.例文帳に追加

リードポインタ回路３１３のポインタは、クロック信号ＣＬＫＩＮに従って更新され、ビット＃０〜＃（ｎ−１）のそれぞれのリングバッファ３０５から、そのポインタが示すバッファのデータが読み出されて、受信レジスタ３１４に格納される。 - 特許庁

The devices 100, 200 have sampling clock generating sections 103, 203, data generating sections 104, 204, data recovery sections 105, 205, transmission buffer sections 106, 206 and reception buffer sections 107, 207 consisting of n (plural number)-stages.例文帳に追加

各装置１００、２００は、サンプリングクロック生成部１０３、２０３、データ生成部１０４、２０４、データ再生部１０５、２０５、送信バッファ部１０６、２０６およびｎ（複数）段の受信バッファ部１０７、２０７を有する。 - 特許庁

A data signal is outputted from FF1S in synchronism with the rising edge of the clock signal, and is inputted to and taken in data input of the FF2R via a buffer 101S → a transmission passage DATA → a buffer 102R.例文帳に追加

データ信号は、クロック信号の上昇エッジに同期してＦＦ１Ｓから出力され、（バッファ１０１Ｓ→伝送路ＤＡＴＡ→バッファ１０２Ｒ）を経て、ＦＦ２Ｒのデータ入力へ入力され、取り込まれる。 - 特許庁

The receiver 2 for receiving digital data from a transmitter 1 via a network 3 includes: a receiver side clock 56; a reception buffer 35; a reception buffer monitoring section 37; and an adjustment section 53.例文帳に追加

送信装置１からネットワーク３を介してデジタルデータを受信する受信装置２であって、受信側クロック５６と、受信バッファ３５と、受信バッファ監視部３７と、調整部５３と、を備える受信装置２を提供する。 - 特許庁

An output buffer 317 which outputs a system reference clock pulse output signal SysCLk_-SL to be supplied to the baseband LSI includes buffer circuits OB_-1, OB_-2, OB_-3, ..., OB_-n and a control register CNT_-REG.例文帳に追加

ベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力する出力バッファ３１７は、バッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎと、制御レジスタＣＮＴ＿ＲＥＧとを含む。 - 特許庁

A filter signal fil outputted from a buffer size determining circuit 21 along with a buffer size control signal Pz is synchronized with a clock signal CK for controlling data output thus generating a filter signal fck.例文帳に追加

バッファサイズ決定回路２１からバッファサイズ制御信号Ｐｚとともに出力されたフィルター信号ｆｉｌを、データ出力を制御するクロック信号ＣＫに同期させることでフィルター信号ｆｃｋを生成する。 - 特許庁

The data signal is outputted from the FF2R in synchronism with the rising edge of the clock signal, and is inputted to and taken in data input of the FF1R via a buffer 102S → the transmission passage DATA → a buffer 101R.例文帳に追加

データ信号は、クロック信号の上昇エッジに同期してＦＦ２Ｓから出力され、（バッファ１０２Ｓ→伝送路ＤＡＴＡ→バッファ１０１Ｒ）を経て、ＦＦ１Ｒのデータ入力へ入力され、取り込まれる。 - 特許庁

The dummy delay time adjusting section 130 adjusts the delay time of the feedback clock FBCLK for the control clock DLLCLK in accordance with operation conditions being variation factors of the processing time of the data output buffer 50.例文帳に追加

模擬遅延時間調整部１３０は、制御クロックＤＬＬＣＬＫに対するフィードバッククロックＦＢＣＬＫの遅延時間を、データ出力バッファ５０の処理時間の変動要因となる動作条件に応じて調整する。 - 特許庁

To provide a semiconductor integrated circuit, capable of suppressing the variation of an operation delay time due to local power source fluctuations to be small with respect to the clock buffer of a clock supplying system using simple circuit constitution.例文帳に追加

簡単な回路構成によってクロック供給系のクロックバッファに対して局部的な電源変動による動作遅延時間のばらつきを小さく抑えることができる半導体集積回路を提供する。 - 特許庁

The input buffer circuits 11b, 11c input respectively a clock signal CLK and a chip select signal CSB to output respectively an internal clock signal ICLK and an internal chip select signal ICSB which are synchronized with each other.例文帳に追加

入力バッファ回路１１ｂ，１１ｃはそれぞれクロック信号ＣＬＫ、チップセレクト信号ＣＳＢを入力し、それぞれに同期した内部クロック信号ＩＣＬＫ、内部チップセレクト信号ＩＣＳＢを出力する。 - 特許庁