「clock cycle」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

METHOD AND SYSTEM FOR FETCHING DISCONTINUOUS INSTRUCTION IN SINGLE CLOCK CYCLE例文帳に追加

単一クロック・サイクルに非連続命令を取り出すための方法およびシステム。 - 特許庁

The data in the second data bus is subjected to the shift-mask in a half-clock cycle by the shift-mask circuit 3, and written in the register or the memory 4 with a half-clock cycle.例文帳に追加

第２のデータバスのデータを、前記シフト・マスク回路３で半クロックサイクルでシフト・マスク処理して、前記レジスタ又はメモリ４に半クロックサイクルで書き込む。 - 特許庁

The instruction field coinciding with the speculative address to be generated during the first clock cycle is accessed and supplied to a processor during a second clock cycle.例文帳に追加

第２クロックサイクルの間、第１クロックサイクルの間に生じるスペキュラティブアドレスと一致するインストラクションフィールドは、アクセスされかつプロセッサに供給される。 - 特許庁

The host controller receives a signal from the first system bus at an M clock cycle, and outputs the signal to the MFHS at an N clock cycle satisfying N>M.例文帳に追加

ホストコントローラは、Ｍクロックサイクルで第１のシステムバスからの信号を受信し、この信号をＮ＞ＭであるＮクロックサイクルでＭＦＨＳバスに対して出力する。 - 特許庁

The high level bank is preferably accessible in a single clock cycle.例文帳に追加

高レベルのバンクは単一のクロック・サイクルでアクセス可能であることが望ましい。 - 特許庁

In this test mode, operation can be performed with one clock per one cycle.例文帳に追加

このテストモードでは、１サイクル当たり１クロックで動作させることができる。 - 特許庁

The cycle of the rising edge of transmission signals M_CLK is made equal to the cycle of reference clock signals CLK0.例文帳に追加

伝送信号Ｍ＿ＣＬＫの立ち上がりエッジの周期を基準クロック信号ＣＬＫ０の周期に等しくする。 - 特許庁

The delay synchronizing loop circuit is linked to a duty cycle corrector for correcting the duty cycle of an external clock signal.例文帳に追加

遅延同期ループ回路は外部クロック信号のデューティサイクルを補正するデューティサイクル補正器に連結される。 - 特許庁

The temperature dependence of the internal clock signal is effectively compensated by providing a variable clock generator (5) to generate the internal clock signal (CLK) with a temperature detecting circuit (4), changing an oscillation cycle of the variable clock generator according to a detection signal of the temperature detecting circuit and, changing a cycle of the clock signal according to the changed oscillation cycle.例文帳に追加

内部クロック信号（ＣＬＫ）を発生する可変クロック発生器（５）に対し、温度検出回路（４）を設け、この温度検出回路の検出信号に従って可変クロック発生器の発振周期を変更し、応じてクロック信号の周期を変更して、内部クロック信号の温度依存性を実効的に補償する。 - 特許庁

A clock signal CLK whose cycle of changing levels gradually becomes long is generated.例文帳に追加

レベル反転の周期が次第に長くなるクロック信号ＣＬＫを生成する。 - 特許庁

To enable write and read operations in the same clock cycle.例文帳に追加

同じクロック周期の間に書き込みと読み込み動作を行えるようにすること。 - 特許庁

The difference of the first and the second timing is an integer multiple of a clock signal cycle.例文帳に追加

第１及び第２のタイミングの差は、クロック信号のサイクルの整数倍である。 - 特許庁

APPARATUS AND METHOD FOR DECODING MULTIPLEXED CONTIGUOUS VARIABLE CODE LENGTH PER CLOCK CYCLE例文帳に追加

クロックサイクル当りの多重隣接可変コード長を復号する装置及び方法 - 特許庁

A delay time necessary for synchronizing an external clock EXTCLK with an internal clock INTCLK is not monitored in every cycle but monitored in the first one cycle(monitor cycle) of a plurality of continuous cycles.例文帳に追加

外部クロックＥＸＴＣＬＫと内部クロックＩＮＴＣＬＫの同期をとるために必要な遅延時間を、１サイクルごとにモニタせずに、連続する複数サイクルのうちの最初の１サイクル（モニタサイクル）でモニタする。 - 特許庁

To prevent the cycle of an internal clock from being shorter than that of an external clock and then to prevent the malfunctions for a circuit which controls the external clock by a sleep signal.例文帳に追加

外部クロックをスリープ信号によって制御する回路において、内部クロックのサイクルが外部クロックサイクルタイムより短くならないようにする。 - 特許庁

To judge inside an LSI or the like that a PLL circuit is stabilized by using an originally oscillated clock (reference clock) to measure the frequency of a PLL clock by each prescribed cycle.例文帳に追加

源振クロックで所定サイクル毎に周波数を測定することで、ＰＬＬ回路が安定したことをＬＳＩ内部等で検査可能にする。 - 特許庁

It is preferable that duty cycle of a clock be approximately 50%, and further it is most preferable that duty cycle be within 5% of that.例文帳に追加

クロックのデューティ・サイクルは５０％に近いことが好ましく、その５％以内にあることが最も好ましい。 - 特許庁

To provide a duty cycle automatic adjusting device capable of automatically adjusting the duty cycle of a clock signal in a receiving side device.例文帳に追加

受信側装置内でクロック信号のデューティー比の自動調整を行うデューティー比自動調整装置を提供する。 - 特許庁

The state machine uses a counter for tracing the cycle number of the available clock and the number of cycles generated by the standby clock.例文帳に追加

状態マシンはカウンタを使って、利用可能なクロックのサイクル数と待機クロックの発生サイクル数とを追跡する。 - 特許庁

In a step SD, the clock timing is allocated to each register so that the minimized clock cycle T can be achieved.例文帳に追加

ステップＳＤにおいて、最小化されたクロック周期Ｔが実現されるように各レジスタにクロックタイミングを割り付ける。 - 特許庁

A verification support device 100 observes change of output signals from a circuit block 2 for every clock cycle of a clock domain B.例文帳に追加

検証支援装置１００は、クロックドメインＢのクロックサイクル毎に、回路ブロック２からの出力信号変化を観測する。 - 特許庁

The idle time is a time interval in the single low-frequency dynamic frequency scaling clock cycle between termination of a single high-frequency dynamic frequency scaling clock cycle and termination of the single low-frequency dynamic frequency scaling clock cycle.例文帳に追加

前記休止時間は、単一高周波ダイナミック周波数スケーリングクロックサイクルの終了と前記単一低周波ダイナミック周波数スケーリングクロックサイクルの終了との間で単一低周波ダイナミック周波数スケーリングクロックサイクルの時間間隔である。 - 特許庁

A clock doubler (108) including a clock doubling circuit (250) for generating from a system clock (102) a clock signal (246) having a frequency substantially double that of the system clock (102) and also having a pulse width and associated duty cycle is provided.例文帳に追加

システムクロック(102)をもとにして、該システムクロック(102)の実質的に２倍の周波数を持ち、パルス幅およびデューティサイクルをさらに有するクロック信号(246)を生成するクロック倍化回路(250)を含むクロック・ダブラ(108)を提供する。 - 特許庁

A delay circuit 3 outputs a delayed clock formed by delaying the divider output clock by one cycle of the fundamental clock and an inverter 7 outputs a divider output inverted clock by inverting the divider output clock.例文帳に追加

遅延回路３は、分周器出力クロックを、基本クロックの１周期分遅延させた遅延クロックを出力し、インバータ７は分周器出力クロックを反転させた分周器出力反転クロックを出力する。 - 特許庁

The data cell is discriminate between validity and non-validity by each every clock cycle of the CLK2, then if the data cell is discriminated as non-effectiveness, outputting of the data of the data cell is waited for one clock cycle.例文帳に追加

ＣＬＫ２のクロックサイクル毎にデータセルが有効か否かを判断し、有効でないと判断したデータセルのデータの出力を１クロックサイクル分だけウェイトする。 - 特許庁

Bits which overflow because of bit inserting are transferred to the data of the next clock cycle or bits made insufficient by bit deleting are moved from the data of the next clock cycle.例文帳に追加

ビット挿入によりあふれたビットを次のクロックサイクルのデータに繰り越したり、ビット削除により足りなくなったビットを次のクロックサイクルのデータから繰り上げる。 - 特許庁

During a period of time when the reference clock signal PCK is not input, the multiplication clock signal POUT is generated by using the cycle data stored in a cycle data register 11.例文帳に追加

基準クロック信号ＰＣＫが入力されていない期間は、周期データレジスタ１１に記憶されている周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。 - 特許庁

To detect that the cycle of a clock signal is shorter than an allowable time.例文帳に追加

クロック信号の周期が許容時間より短時間となったことを検出する。 - 特許庁

To provide a scanning test circuit and a scanning test method capable of shortening a clock cycle.例文帳に追加

クロックサイクルを短縮できるスキャンテスト回路及びスキャンテスト方法を提供する。 - 特許庁

The clock CK3 whose duty cycle is finally corrected to about 50% is then obtained.例文帳に追加

そして、最終的にデューティ比がほぼ５０％にされたクロックＣＫ３が得られる。 - 特許庁

A clock part 4 notifies the CPU 1 of the time information at a fixed cycle.例文帳に追加

時計部４は一定周期で時間情報を中央処理装置１へ通知する。 - 特許庁

A frequency multiplication circuit 8 sequentially measures cycle of reference clock signal PCK by using a clock signal for measurement generated inside and generates multiplication clock signal POUT by using the cycle data while the reference clock signal PCK is input from the reference clock oscillation circuit 6.例文帳に追加

周波数逓倍回路８は、基準クロック発振回路６から基準クロック信号ＰＣＫが入力されている期間、内部で生成した計測用クロック信号を用いて基準クロック信号ＰＣＫの周期を逐次計測し、その周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。 - 特許庁

To provide a method and an apparatus for measuring and correcting a duty cycle of a reference clock to be supplied to a duty cycle measurement (DCM) circuit.例文帳に追加

デューティ・サイクル測定（ＤＣＭ）回路に供給する基準クロックのデューティ・サイクルの測定、補正方法および装置の提供。 - 特許庁

To provide a duty cycle correction (DCC) circuit that adjusts a falling edge of a clock signal to achieve a desired duty cycle.例文帳に追加

クロック信号の立ち下がりを調節して望ましいデューティ・サイクルを達成するデューティ・サイクル補正（ＤＣＣ）回路を提供する。 - 特許庁

A counter clock cycle switching part 9 supplies a reference clock FCLK as a counter clock CCLK when up and down count operation are started, and switches the cycle of the counter clock CCLK to 4, 8, 32 times when time that is 100, 500, 1300 times larger than the reference clock cycle passes from an operation start point.例文帳に追加

カウンタクロック周期切替部９は、アップカウント動作およびダウンカウント動作の開始時点で、基準クロックＦＣＬＫをカウンタクロックＣＣＬＫとして供給し、動作開示時点から基準クロック周期の１００倍、５００倍、１３００倍の時間が経過した時点でカウンタクロックＣＣＬＫの周期を４倍、８倍、３２倍にそれぞれ切り替える。 - 特許庁

The active command is not changed but executed in the same clock cycle as generation of the active command.例文帳に追加

アクティブコマンドは変更されず、アクティブコマンドの発生と同じクロックサイクルで実行される。 - 特許庁

The counter counts one period of the frequency division signal using the pixel clock and generates the cycle time stamp.例文帳に追加

カウンタは、分周信号の一周期をピクセルクロックでカウントし、サイクルタイムスタンプを生成する。 - 特許庁

An active command is not changed, is performed with the same clock cycle as generation of the active command.例文帳に追加

アクティブコマンドは変更されず、アクティブコマンドの発生と同じクロックサイクルで実行される。 - 特許庁

The storage period of the data D0-D7 is equivalent to one cycle of the clock signal CLK50.例文帳に追加

データＤ０乃至Ｄ７の保持期間は、クロック信号ＣＬＫ５０の１サイクル分である。 - 特許庁

Control software accesses the data storage, and determines a duty cycle corresponding to the test clock.例文帳に追加

制御ソフトウェアはデータ・ストアにアクセスして、テスト・クロック対応のデューティ・サイクルを決定する。 - 特許庁

To suppress generation of step-out by obtaining a cycle length distribution corresponding to a clock frequency.例文帳に追加

クロック周波数に対応するサイクル長分布を求め、同期外れを抑制すること。 - 特許庁

Thereby, clock signal half cycle time is ensured for writing in a source line.例文帳に追加

このように、ソース線の書き込みにクロック信号の半周期の時間を確保することができる。 - 特許庁

To transmit multi-bit data within one clock cycle through one signal line.例文帳に追加

多ビットのデータを１本の信号線を用いて１クロック内で複数ビットを伝送する。 - 特許庁

To provide circuit and a method for programmable integer clock division with 50% duty cycle.例文帳に追加

５０％デューティ・サイクルを有するプログラマブル整数クロック分割の回路および方法。 - 特許庁

To perform simultaneously 'read', 'write', 'active', and 'precharge' operations in a single clock cycle.例文帳に追加

単一のクロックサイクルにおいて「リード」、「ライト」、「アクティブ」、および「プリチャージ」動作を同時に実行する。 - 特許庁