「combinational logic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

FAULT PROPAGATION ROUTE ESTIMATION SYSTEM AND METHOD IN COMBINATIONAL LOGIC CIRCUIT AND PROGRAM例文帳に追加

組合せ論理回路における故障伝搬経路推定システム及び方法並びにプログラム - 特許庁

Accordingly, the combinational logic circuit is in the standby mode at the minimum leakage current.例文帳に追加

これにより、組合せ論理回路は、最小リーク電流での待機状態となる。 - 特許庁

To provide a method of operation and an apparatus for radiation hardening a combinational logic circuit.例文帳に追加

組合せ論理回路を耐放射線強化するための動作方法及び装置が提供される。 - 特許庁

The input/output directions and output logic of the combinational circuit can be thus analyzed.例文帳に追加

これにより、組合せ回路の入出力方向と出力論理を解析することが可能となる。 - 特許庁

A composite block in which the logics of a combinational circuit and a non-combinational circuit coexist is analyzed, and the logic of the non- combinational circuit is extracted (S102), and the extracted non-combinational circuit is replaced with the cell of an RTL library prepared in advance whose logic is the same as that of the extracted non-combinational circuit (S106).例文帳に追加

組み合わせ回路と非組み合わせ回路の論理が混在する複合ブロックを解析し、非組み合わせ回路の論理を抽出し（Ｓ１０２）、予め準備されているＲＴＬライブラリのセルであって抽出された非組み合わせ回路と論理が同一であるセルによって、抽出された非組み合わせ回路を置き換える（Ｓ１０６）。 - 特許庁

As such, merge and join circuits can be used for elementary logic cells to form asynchronous combinational logic circuits in accordance with the present invention.例文帳に追加

したがって、マージおよびジョイン回路を、基本的論理エレメントとして用い、本発明による非同期組み合わせ論理回路を形成することができる。 - 特許庁

The logic circuit includes prestage flip flops 10A and 10B, poststage flip flops 20A and 20B, a combinational logic circuit 30, and a selector 40.例文帳に追加

前段フリップフロップ１０Ａ，１０Ｂと、後段フリップフロップ２０Ａ，２０Ｂと、組み合わせ論理回路３０と、セレクタ４０とを有する。 - 特許庁

The clock is made into "1" or "0" according to each logic of each paired signal outputted from the redundant combinational logic circuit.例文帳に追加

この冗長組合せ論理回路から出力するそれぞれのペア信号の各論理によってクロックを“１”か“０”にする。 - 特許庁

A full latch circuit 104 transfers data to the first stage 110 of the combinational logic circuit and a full latch circuit 106 transfers data to the second stage 112 of the combinational logic circuit.例文帳に追加

フルラッチ回路１０４は、組み合わせ論理回路の第１ステージ１１０にデータを転送し、フルラッチ回路１０６は、組み合わせ論理回路の第２ステージ１１２にデータを転送する。 - 特許庁

A transparent latch circuit 116 transfers output data BO from the second stage 112 of the combinational logic circuit.例文帳に追加

トランスペアレントラッチ回路１１６は、組み合わせ論理回路の第２ステージ１１２からの出力データＢ０を転送する。 - 特許庁

A digital system 100 is provided with a first stage 110 and a second stage 112 of a combinational logic circuit.例文帳に追加

デジタルシステム１００は、組み合わせ論理回路の第１ステージ１１０、第２ステージ１１２を備える。 - 特許庁

A test circuit 5 composed of through-gates and scan cells disposed near memory cells 3 sends output signals from a combinational logic 2 to a following combinational logic 4, without passing through the memory cells 3 or after collecting the signals.例文帳に追加

本発明は、スルーゲート及びスキャンセルにより構成されたテスト回路をメモリセルの近傍に配置し、組み合わせ回路２からの出力信号をメモリセル３を通過させずにスルー、或いは取りまとめて、後段の組み合わせ回路４に出力する。 - 特許庁

The first 8:1 MUX 10 and the second 8:1 MUX 20 are operable according to a combinational logic of the decode output signals A, B, C, D and a non-decoded signal D2 and according to a combinational logic of the decode output signals S0, S1, S2, S3 and a non-decoded signal D3, respectively.例文帳に追加

第１の８：１ＭＵＸ１０はデコード出力信号Ａ，Ｂ，Ｃ，Ｄとデコードされない信号Ｄ２との組み合わせ論理に従って、第２の８：１ＭＵＸ２０はデコード出力信号Ｓ０，Ｓ１，Ｓ２，Ｓ３とデコードされない信号Ｄ３との組み合わせ論理に従ってそれぞれ動作する。 - 特許庁

The redundant combinational logic circuit 30 performs logic operations according to the regular signals in a plurality of inputted paired signals; but when both the inputted paired signals are "0", paired signals of "0" are outputted.例文帳に追加

冗長組合せ論理回路３０は入力する複数のペア信号の正規信号に応じて論理演算を行うが、入力するペア信号が共に“０”のときは“０”のペア信号を出力する。 - 特許庁

Both early mode and late mode timings are included, both combinational and sequential circuits are handled, a static CMOS logic circuit in addition to a dynamic logic circuit family is made adaptable.例文帳に追加

早モードのタイミングと遅モードのタイミングが含まれ、組合せ回路と順序回路が扱われ、ダイナミック論理回路ファミリに加えて、スタティックＣＭＯＳ論理回路にも対応する。 - 特許庁

To avoid unnecessary power consumption by actively removing hazard occurrence even when an input signal to a combinational logic circuit composed of a multi-stage logic gate such a Galois field inverse element calculating circuit has an excessive transition.例文帳に追加

ガロア体逆元計算回路などの多段論理ゲートで構成される組合せ論理回路への入力信号に過渡的な遷移が発生する場合でも、ハザードの発生を能動的に除去し、無駄な電力消費を回避する。 - 特許庁

In a shift operation, a logic circuit 10 and a logic circuit 11 are inserted, in such a way that levels of output signals Q from a flip-flop 4 and a flip-flop 5 to be given to a combinational circuit 8 and a combined circuit 9, whose operation is not required are fixed to logic '0' or '1'.例文帳に追加

シフト動作時において、動作する必要のない組み合わせ回路８、９へ与えられるフリップフロップ４、５からの出力信号Ｑのレベルを論理「０」又は「１」に固定するように論理回路１０、１１を挿入する。 - 特許庁

Delay output fetching flip-flops 171-173 fetch the output signals obtained, by passing the output (which is made into an inverted state at each clock cycle) to a flip-flop 13 of the combined logic circuit via delay buffers 21-24, and changing the output of the combinational logic circuit into outputs having different delay amounts of the logic circuit.例文帳に追加

遅延出力取込み用フリップフロップ１７１〜１７３は、フリップフロップ１３への組合せ論理回路出力（クロック周期毎に反転状態におかれる）を遅延バッファ２１〜２４を介して、遅延量が異なる組合せ論理回路出力を取込む。 - 特許庁

FFs and a combinational logic circuit are connected so that combinational logic circuits 102A to N show a minimum leakage current when reset flip-flops 104A to 104N, 108A to 108N, 112A to 112N are in reset state and set reset flip-flops 106A to 106N, 110A to 110N, 114A to 114N are in set state.例文帳に追加

リセット・フリップフロップ１０４Ａ〜Ｎ、１０８Ａ〜Ｎ、１１２Ａ〜Ｎがリセットで、セット・リセット・フリップフロップ１０６Ａ〜Ｎ、１１０Ａ〜Ｎ、１１４Ａ〜Ｎがセット状態のときに組合せ論理回路１０２Ａ〜Ｎが最小リーク電流となるように、これらＦＦと組合せ論理回路とが接続されている。 - 特許庁

Data from an input register 10 are inputted to a redundant combinational logic circuit 30, respectively as paired signals comprised of regular bits and redundant bits by a redundant bit encoder 20, and the regular bits of the paired signals outputted from the redundant combinational logic circuit 30 are inputted to an output register which is operated by a forward rotation clock CLK.例文帳に追加

入力レジスタ１０からの各データを冗長ビットエンコーダ２０で正規ビットと冗長ビットからなるペア信号としてそれぞれ冗長組合せ論理回路３０に入力し、その冗長組合せ論理回路３０から出力するペア信号の正規ビットを正転クロックＣＬＫで動作する出力レジスタに入力させる。 - 特許庁

A transparent latch circuit 114 transfers output data AO from the stage 110 of the combinational logic circuit to the full latch circuit 106.例文帳に追加

トランスペアレントラッチ回路１１４は、組み合わせ論理回路のステージ１１０からの出力データＡ０を、フルラッチ回路１０６に対して転送する。 - 特許庁

To reduce the number of gates by reducing redundant inverters arranged in a logic circuit including a series path between a clock synchronization type sequential circuit and a combinational circuit.例文帳に追加

クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路に配置された冗長なインバータを削減してゲート段数を低減する。 - 特許庁

A set of combinational logic circuits is used to detect specific data bit patterns appearing in A1 and A2 SONET framing bytes like '010' and '101'.例文帳に追加

組合せ論理回路の組を使用して、「０１０」と「１０１」のような、Ａ１及びＡ２ ＳＯＮＥＴフレーミング・バイトに現れる固有のデータ・ビット・パターンを検出する。 - 特許庁

To provide a semiconductor integrated circuit device by which the number of delay cycles required for obtaining proper operation results from a combinational logic circuit at a design stage is estimated.例文帳に追加

設計段階において、組み合わせ論理回路から適正な演算結果を得るために必要となる遅延サイクル数を見積もることが可能な半導体集積回路装置を提供する。 - 特許庁

The error condition staging system includes: error condition combinational logic for detecting a set of error conditions; and a set of error condition registers for storing data related to the set of error conditions.例文帳に追加

エラー状態ステージング・システムは、１組のエラー状態を検出するエラー状態組合せロジックと、その１組のエラー状態に関連するデータを記憶する１組のエラー状態レジスタとを含む。 - 特許庁

A matching part 1d sets a range in pre-correction circuit corresponding to a logic cone including a combinational circuit replaced from the FF.例文帳に追加

マッチング部１ｄは、ＦＦから置き換えられた組合せ回路を包含するロジックコーンに対応する修正前回路内の範囲をモデリング範囲とする。 - 特許庁

To provide a simplified semiconductor integrated circuit device capable of estimating the number of delay cycles for obtaining an appropriate operation result from a combinational logic circuit.例文帳に追加

組み合わせ論理回路から適正な演算結果を得る遅延サイクル数を見積もることが可能な簡略化された半導体集積回路装置を提供する。 - 特許庁

Between the adjoining flip-flops, the exclusive OR operations of the combinational logic circuit outputs are found by exclusive OR gates 181-183, and their results are fetched from the LSI and displayed.例文帳に追加

隣接フリップフロップ間では、その組合せ論理回路出力が排他的論理和ゲート１８１〜１８３により排他的論理和され、結果をＬＳＩ外部に取出して表示する。 - 特許庁

A control module 116 applies predetermined minimum leak bits to the combinational logic circuit by resetting the reset FF and setting the set reset FF in a standby mode.例文帳に追加

制御モジュール１１６は、スタンバイ・モードでは、リセットＦＦをリセットし、セット・リセットＦＦをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。 - 特許庁

To eliminate the need to take into account PVT worst (worst conditions of process, voltage and temperature) by performing data transfer at a highest rate, matching the arithmetic speed of a redundant combinational logic circuit.例文帳に追加

データ転送が冗長組合せ論理回路の演算速度に合致した最速で行われるようにし、ＰＶＴワーストを考慮する必要がないようにする。 - 特許庁

In the case that there is a margin for the setup time in a flip-flop 13 in a succeeding stage, a clock signal CLK1 to be supplied to a flip-flop 12 in a preceding stage is delayed behind an output data signal DATA1 of a combinational logic circuit 21.例文帳に追加

後段のフリップフロップ１３でセットアップ時間に余裕があるとき、前段のフリップフロップ１２に供給するクロック信号ＣＬＫ１を組合せ論理回路２１の出力データ信号ＤＡＴＡ１よりも遅らせる。 - 特許庁

A list of remaining faults resulting from the fault simulations is fed back (step 207, 210) and a logic circuit on a gate level is corrected (step 211) in such a way as to divide the number of steps of combinational circuits after logic synthesis so as to easily increase the fault detection rate after the logic synthesis (step 208-212).例文帳に追加

また、故障シミュレーションの結果である残故障リストをフィードバックし（ステップ２０７，２１０）、論理合成後の組み合わせ回路段数を分割するように、ゲートレベルの論理回路を修正することで（ステップ２１１）、論理合成後の故障検出率を容易に向上させる（ステップ２０８〜２１２）。 - 特許庁

A floating number result is formed by assigning an integer part of the floating-point number as an unbiased exponent of the floating-point result, and by utilizing combinational logic hardware for converting a fraction part of the floating point number to the fraction part of the floating point result.例文帳に追加

浮動小数点結果は、浮動小数点数の整数部を浮動小数点結果のバイアスの掛からない指数として割り当て、浮動小数点数の小数部を浮動小数点結果の小数部に変換するための組み合せ論理ハードウェアを利用することによって提供される。 - 特許庁

This address decoder includes a plurality of decoding units 13 constituted of combinational logic circuits, an inversion circuit 16 for inverting the outputs of the decoding units 13, and an AND circuit for obtaining a logical product of the output signal of one decoding unit 13 and the output signal of the other decoding unit 13 inverted by the inversion circuit 16.例文帳に追加

組み合わせ論理回路によって構成される複数のデコードユニット１３と、このデコードユニット１３の出力を反転させる反転回路１６と、一のデコードユニット１３の出力信号と、反転回路１６によって反転された他のデコードユニット１３の出力信号との論理積をとるＡＮＤ回路１４とをそなえるように構成する。 - 特許庁