「equivalence circuit」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD FOR VERIFYING EQUIVALENCE OF CIRCUIT DESCRIPTION LANGUAGE例文帳に追加

回路記述言語の等価性検証方法 - 特許庁

DEVICE FOR EQUIVALENCE INSPECTION OF SEQUENTIAL CIRCUIT, ITS METHOD, AND RECORDING MEDIUM例文帳に追加

順序回路等価検証装置、方法及び記録媒体 - 特許庁

METHOD FOR VERIFYING EQUIVALENCE SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路の等価性検証方法 - 特許庁

DEVICE AND METHOD FOR LOGIC CIRCUIT EQUIVALENCE VERIFICATION例文帳に追加

論理回路等価検証装置及び方法 - 特許庁

To provide an equivalence verification program for efficiently and easily verifying equivalence between an analog circuit and a characteristic model thereof, a computer readable recording medium recording the equivalence verification program, an equivalence verification device and an equivalence verification method.例文帳に追加

アナログ回路とその特性モデルとの等価性を効果的かつ容易に検証することができる等価性検証プログラム、等価性検証プログラムを記録したコンピュータ読み取り可能な記録媒体、等価性検証装置、および等価性検証方法を提供する。 - 特許庁

LOGIC EQUIVALENCE VERIFICATION SYSTEM, LOGIC EQUIVALENCE VERIFICATION METHOD, METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT, CONTROL PROGRAM AND READABLE STORAGE MEDIUM例文帳に追加

論理等価性検証システム、論理等価性検証方法、半導体集積回路の製造方法、制御プログラムおよび可読記憶媒体 - 特許庁

SYSTEM, METHOD, AND PROGRAM FOR VERIFYING EQUIVALENCE OF DELAY OPTIMIZATION CIRCUIT BY MEANS OF LATCH CONVERSION例文帳に追加

ラッチ変換による遅延最適化回路の等価性検証システムと方法、及びプログラム - 特許庁

To perform logical equivalence verification arbitrarily regardless of an insertion location of an insertion circuit.例文帳に追加

挿入回路の挿入場所によらず任意に論理等価性検証を実行可能にする。 - 特許庁

The logical equivalence verification system 10 arbitrarily performs the equivalence verification of logical functions, such as a system LSI and SoC, as a semiconductor integrated circuit regardless of the insertion location of the insertion circuit.例文帳に追加

論理等価性検証システム１０は、半導体集積回路としてのシステムＬＳＩやＳｏＣなどの論理機能の等価性検証を挿入回路の挿入場所によらず任意に実行する。 - 特許庁

The logical equivalence verification system 10 is provided with a logical equivalence verification part 1, an RTL/gate level circuit description 2, an RTL/gate level circuit description 3, and a library 4.例文帳に追加

論理等価性検証システム１０には、論理等価性検証部１、ＲＴＬ／ゲートレベル回路記述２、ＲＴＬ／ゲートレベル回路記述３、及びライブラリ４が設けられている。 - 特許庁

A sequential circuit 1 is connected to a sequential circuit 2, which are the objects of the equivalence inspection to obtain a sequential circuit C (S1-S3).例文帳に追加

等価検証の対象の順序回路１と順序回路２とを結合し、順序回路Ｃを得る（Ｓ１〜Ｓ３）。 - 特許庁

The apparatus 100 for verifying a semiconductor integrated circuit verifies the equivalence of a circuit description and an assertion description.例文帳に追加

半導体集積回路の検証装置１００は、回路記述とアサーション記述の等価性を検証する。 - 特許庁

To achieve logic equivalence verification by using a whole circuit as the object of verification as for a netlist before and after a scan order.例文帳に追加

スキャンリオーダー前後のネットリストに関して回路全体を検証対象とした論理等価性検証を可能にする。 - 特許庁

To achieve logic equivalence verification before and after the change of a circuit accompanied by re-timing in an inter-asynchronous clock data transfer section.例文帳に追加

非同期クロック間データ転送部分でのリタイミングを伴う回路変更前後での論理等価検証ができるようにする。 - 特許庁

To shorten the time required for inspecting the equivalence of a sequential circuit based on the calculation of a bisecting decision diagram(BDD).例文帳に追加

二分決定図（ＢＤＤ）の演算に基づく順序回路の等価検証に要する時間を短縮する。 - 特許庁

To automatically perform logic equivalence verification between a comparison source circuit and a comparison target circuit wherein a logically equivalent flip-flop is inserted in the comparison source circuit without requiring manual work.例文帳に追加

人手による作業を行うことなく、比較元回路と、この比較元回路に、論理的に等価なフリップフロップが挿入された比較対象回路との論理等価検証を自動的に行うこと。 - 特許庁

To provide a verifying method for using a test bench for a basic circuit model in verifying the equivalence of a new circuit to be developed for the basic circuit model.例文帳に追加

基本になる回路モデルに対して新たに開発する回路の等価性の検証に当該基本になる回路モデルのためのテストベンチを流用する検証方法を提供する。 - 特許庁

In this logic verification method, a logic circuit A including an additional logic and a logic circuit B including no additional logic are inputted from the logic circuit files 104 and 105 as the logics which undergo the logic equivalence verification.例文帳に追加

追加論理を含む論理回路Ａと追加論理を含まない論理回路Ｂを、論理等価検証対象の論理として論理回路ファイル１０４、１０５から入力する。 - 特許庁

To easily verify equivalence between a circuit description in a system level design language and a circuit description in a hardware description language by using simulation results.例文帳に追加

システムレベル設計言語による回路記述とハードウェア記述言語による回路記述との等価性を、シミュレーション結果を用いて容易に検証する。 - 特許庁

Then, the different part excluding the equivalence different part from the different apart detected by the comparison means 22 is set as a different part between the comparison original circuit and the comparison destination circuit.例文帳に追加

そして、比較手段２２で検出された相違部分から上記等価相違部分を除外した相違部分を、比較元回路と比較先回路との相違部分とする。 - 特許庁

At the time of performing an arithmetic operation by an electronic circuit in an equivalence testing device, an Euler method and a backward Euler method are alternately performed in each micro-sampling time interval ΔT.例文帳に追加

等価試験装置内の電子回路による演算を、微小サンプリング時間間隔ΔT毎にオイラー法と後退オイラー法を交互に行うものである。 - 特許庁

In the programmable logic circuit, a gate circuit realizing one logic function with a circuit change by structure data and exchange of wiring by a wiring switch portion is made common to a gate circuit realizing only the one logic function and other logic functions belonging to an NPN equivalence or the like.例文帳に追加

プログラマブル論理回路は、構成データによる回路変更および配線スイッチ部による配線の入れ替えにより、一の論理関数を実現するゲート回路を、該一の論理関数とＮＰＮ同値類に属する他の論理関数のみを実現するゲート回路と共通させている。 - 特許庁

A method for designing a semiconductor integrated circuit disposes a cutoff point at a specific point on a connection point of a flip-flop circuit constituting a scan chain after re-ordering, and prevents performing inconsistency determination by rejecting the cutoff point from verification targets when verifying the logical equivalence property.例文帳に追加

リオーダー後のスキャンチェーンを構成するフリップフロップ回路の接続点に論理等価性検証のための特定のポイントに切断点を設け、論理等価性検証を行うとき、この切断点を検証の対象から外す処理を行うことで、不一致判定が行われることを防ぐ。 - 特許庁

To verify whether or not a part which should not be replaced is changed and to avoid being determined that a latch circuit, etc., not relating to logic is inconsistency in a re-order process when verifying a logical equivalence property of a net list after re-ordering in logical designing of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の論理設計においてリオーダー後のネットリストの論理等価性検証を行うとき、リオーダーによって行われたスキャンフリップフロップ回路の置き換えが論理等価性不一致と判定され、誤ったエラー表示がなされる。 - 特許庁

Based on a design file describing information including conditions used in the verification of equivalence between the verification reference circuit and the verification subject circuit, an application generation unit 120 generates an assertion for verifying that an output signal from the verification reference circuit and an output signal from the verification subject target match.例文帳に追加

アサーション生成部１２０は、検証基準回路と前記検証対象回路との等価性検証に用いる条件を含む情報が記述された設計ファイルに基づいて、検証基準回路からの出力信号と、検証対象回路からの出力信号と、が一致することを検証するためのアサーションを生成する。 - 特許庁

In the logical equivalence verification of the corrected HDL and the gate level logic circuit, the automatic generation of the hierarchy including the identified differential part can implement logic synthesis in circuit scale units smaller than existing logic synthesis implementation units to shorten the execution time and the like of logic resynthesis.例文帳に追加

修正されたＨＤＬとゲートレベル論理回路との論理等価検証において、特定した差分箇所を包含する階層を自動生成することで、既存の論理合成実施単位に比べて回路規模の小さな単位で論理合成を実施することができ、再論理合成の実行時間等を短縮することができる。 - 特許庁

Before executing an equivalence measurement means 140 of a generation noise, a virtual electronic substrate corresponding to an electronic substrate to be measured is generated on an electronic computer by a setting storage means 200a of an equivalent load circuit corresponding to an integrated circuit element, a setting storage means 300a of an equivalent noise source and a selection and extraction storage means 500 of substrate design CAD data.例文帳に追加

発生雑音の等価測定手段140を実行する前段階で、集積回路素子に対する等価負荷回路の設定記憶手段200aと、等価ノイズ源の設定記憶手段300aと、基板設計ＣＡＤデータの選択抽出記憶手段500とによって被測定電子基板に対応した仮想電子基板が電子計算機上で生成される。 - 特許庁

Disclosed is a device which compares logic verification items automatically extracted from specifications of a logic circuit described by using identifiers with logic verification items automatically extracted from a device generating an operation specification description that a logic system described in a hardware description language and a logic verifying device performing logic verification by deciding equivalence of the operation specification description use.例文帳に追加

識別子を用いて記述した論理回路の仕様書から自動抽出した論理検証項目と、ハードウェア記述言語により記述した論理システムおよび動作仕様記述の等価性を判定し論理検証をおこなう論理検証装置が用いる動作仕様記述を生成する装置から自動抽出した論理検証項目を比較する装置。 - 特許庁

The ladder program optimization apparatus has a program optimization means 402 for replacing device expressions of a plurality of circuit blocks having the same instruction configuration and device type and different device numbers in a program analyzed by a ladder program analysis means 401, to handle them as a common subexpression, and checking whether the replaced program has a reduced program size and maintains processing equivalence even after the replacement.例文帳に追加

ラダープログラム解析手段４０１で解析されたプログラム中の命令の構成とデバイスの種類が等しく、かつ、デバイスの番号が異なる複数の回路ブロックに対して、デバイスの表現を置き換えることによって共通部分式として扱うと共に、置き換えられたプログラムに対して、プログラムサイズが削減され、かつ置き換えの前後で処理の等価性が保たれているかを確認するプログラム最適化手段４０２を設ける。 - 特許庁