「etch process」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The production method includes a process of forming a film consisting of any of an oxide of molybdenum silicon, nitride of molybdenum silicon, oxide nitride of molybdenum-silicon, nitride of silicon and oxide nitride of silicon on a quartz substrate, and a process of forming a phase shift mask pattern by reactive ion etching to selectively etch and remove the film by using an etching gas containing gaseous chlorine.例文帳に追加

石英基板上にモリブデン−シリコンの酸化物、モリブデン−シリコンの窒化物、モリブデン−シリコンの酸窒化物、シリコンの窒化物およびシリコンの酸窒化物のいずれかからなる被膜を形成する工程と、前記被膜を塩素ガスを含むエッチングガスを用いた反応性イオンエッチングにより選択的にエッチング除去することにより位相シフトマスクパターンを形成する工程とを具備したことを特徴とする。 - 特許庁

To provide a photosensitive resist solution which can etch fine and high-density conductor circuits by forming an etching resist layer free of tack on a coating film by using a dipping process, and to provide a method for manufacturing a printed circuit board having the fine and high-density conductor circuits by using the resist solution.例文帳に追加

ディップ法を用いて塗膜にタックのないエッチングレジスト層を形成し、微細で高密度の導体回路をエッチング加工できる感光性レジスト液を提供し、該レジスト液を用い微細で高密度の導体回路を有するプリント配線基板の製造方法を提供することを課題とするものである。 - 特許庁

To provide a printed circuit board for an electronic component package and a manufacturing method thereof capable of strengthening the adhesiveness of wire bonding without erosion caused in the conductor of the printed circuit board for the electronic component package, when the lead wirings used for electrolytic plating are removed by an etch back process.例文帳に追加

電解めっきの際に使用するリード配線をエッチバック工程により除去する際に、電子部品パッケージ用のプリント配線板の導体部が浸食されることがなく、ワイヤーボンディングの密着性を強固なものとすることができる電子部品パッケージ用プリント配線板及びその製造方法の提供。 - 特許庁

A method of applying anisotropic plasma etching to a silicon-on-insulator substrate wherein undercutting is substantially eliminated by utilizing, as a finishing etch step, a reactive ion etching process wherein ion density is reduced in order to limit ion charging within recesses of various sizes so that uniform etching can be performed in a vertical direction.例文帳に追加

垂直方向に一様なエッチングを行うように様々なサイズの凹部内のイオン充電を制限するためにイオン密度が低減される反応性イオン・エッチング工程を仕上げエッチング段階として使用することによってアンダカットが実質的になくなる、シリコン・オン・インシュレータ基板に異方性プラズマ・エッチングを施す方法を開示する。 - 特許庁

In this way, since the etching process is performed in a condition where the cover rinse part CL is provided to the substrate-end surface side of the hardly soluble layer UL and the exposed base layer DL is protected, only the hardly soluble layer UL formed at the surface edge part TR of the substrate W is selectively etch-removed.例文帳に追加

このように難溶性層ＵＬの基板端面側にカバーリンス部ＣＬを設けて露出した下地層ＤＬを保護した状態でエッチング処理を行っているため、基板Ｗの表面周縁部ＴＲに形成された難溶性層ＵＬのみを選択的にエッチング除去することができる。 - 特許庁

In a dry etching apparatus, high frequency electric power is applied to upper and lower electrodes 2, 4 from high frequency power sources 7, 10 to generate plasma and etch an object 3 on the electrode in a vacuum chamber 1 into which a process gas is introduced via a gas inlet 5 and the interior of which is maintained for a specific pressure by an exhaust unit 11.例文帳に追加

ドライエッチング装置において、ガス導入部５からプロセスガスの導入および排気手段１１により所定圧力に維持した真空処理室１内で上下の電極２、４に高周波電源７、１０より高周波電力を印加してプラズマを発生させ、電極上の被処理物３をエッチング処理する。 - 特許庁

To provide a storage node formation method for a semiconductor device capable of uniformly maintaining capacitor capacitance and improving the reliability of an element by minimizing the loss difference of a conductive film at the center part and peripheral part of a cell area generated by an etch- back process at the time of separation of a storage node 26.例文帳に追加

ストレージノード２６の分離時にエッチバック工程によって発生するセル領域の中央部と周辺部の導電膜が損失差異を最小化させることによって、キャパシタ容量を均一に維持でき、素子の信頼性を向上させることができる半導体装置のストレージノード形成方法を提供する。 - 特許庁

In this cylindrical storage node formation method for the semiconductor device, the loss difference of the cylindrical storage node 26 between the center and edge of the cell area generated by the etch-back process for the separation of the storage node 26 is minimized and fixed electric capacitance is maintained over the entire area of a semiconductor wafer.例文帳に追加

半導体装置のシリンダ型ストレージノード形成方法は、ストレージノード２６分離のためのエッチバック工程によって生成するセル領域の中心及びエッジ間のシリンダ型ストレージノード２６の損失差異を最小化して、半導体ウェーハの全体領域上で一定な電気的キャパシタンスを維持する。 - 特許庁

To provide an interlayer dielectric planarization process in manufacturing a semiconductor device having no factor of specific variations in rotational polishing such as CMP method and using no planarization film such as an inorganic SOG film risking a shrink or an impurity gas generation with an etch back method or the like.例文帳に追加

半導体装置の製造における層間絶縁膜の平坦化プロセスとして、ＣＭＰ法のように回転研磨固有のばらつき要因を有したりせず、かつ、エッチバック法のように収縮や不純物ガスを発生させたりするおそれのある無機ＳＯＧ膜のような平坦化膜を使用することのない、新しい層間絶縁膜平坦化プロセスを提供する。 - 特許庁

Herein are described methods of making dielectric films containing silicon, such as, but not limited to, silicon oxide, silicon oxycarbide, silicon carbide, and combinations thereof, that exhibit at least one of the following characteristics: low wet etch resistance, a dielectric constant of 6.0 or below, and/or resistance against a high-temperature rapid thermal anneal process.例文帳に追加

ここに記載されるのは、低いウェットエッチ耐性、６．０以下の誘電率、及び／又は高温急速熱アニールプロセス耐性、といった特性のうちの少なくとも１つを示す、酸化ケイ素、酸炭化ケイ素、炭化ケイ素及びこれらの組み合わせなどの、とは言えこれらに限定はされない、ケイ素を含む誘電体膜を形成する方法である。 - 特許庁