「gate source」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

When the TFT is manufactured by using the structure of this gate insulating film, such a TFT characteristic is obtained that is low in sub-threshold coefficient and suppresses the occurrence of leakage currents between a gate electrode and a source electrode or a drain electrode.例文帳に追加

このゲート絶縁膜の構造を用いてＴＦＴを作製すれば、サブスレッショルド係数が低く、且つゲート電極—ソース電極もしくはゲート電極—ドレイン電極のリーク電流を押さえたＴＦＴ特性を得られる。 - 特許庁

The field effect transistor of this invention has a source, a first gate, a second gate and a drain provided with respective metal electrodes in the order on positions separated from each other along the surface of a semiconductor layer on the semiconductor layer.例文帳に追加

この発明の電界効果トランジスタは、半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備える。 - 特許庁

The voltage control circuit sets a potential of the gate electrode of the first MOSFET to be a potential between a potential of the drain electrode and a potential of the source electrode to prevent destruction of the gate oxide film due to an electrostatic surge.例文帳に追加

この電圧制御回路により、第１ＭＯＳＦＥＴのゲート電極の電位を、ドレイン電極の電位と、ソース電極の電位との間の電位とすることで、静電気サージによるゲート酸化膜の破壊を防ぐ。 - 特許庁

In the switching element constituted of the gate electrode, an active layer, a source electrode and the drain electrode, one side of a part which is overlapped with the drain electrode in one side of the gate electrode is constituted in a shape bent inside.例文帳に追加

ゲート電極とアクティブ層とソース電極及びドレーン電極で構成されるスイッチング素子において、ゲート電極の一辺の中上記ドレーン電極と重なる部分の一辺を内側に折れた形状で構成する。 - 特許庁

The organic TFT is formed by successively laminating a gate electrode 12, a gate insulating layer 13, an organic semiconductor layer (organic active layer) 16, a drain electrode 14 and a source electrode 15 to a substrate 11.例文帳に追加

基板１１上にゲート電極１２と、ゲート絶縁層１３と、有機半導体層（有機活性層）１６と、ドレイン電極１４およびソース電極１５とを順次積層することにより有機ＴＦＴを形成する。 - 特許庁

A gate insulation film 6, a gate electrode 9, a source electrode 8 and a drain electrode 7 are formed such that the first region Re1 of the Si substrate 1 and the n-epitaxial layer 3 becomes an operating region.例文帳に追加

そして、ＳｉＣ基板１およびｎ−エピタキシャル層３のうち第１領域Ｒｅ１が動作領域となるように、ゲート絶縁膜６，ゲート電極９，ソース電極８およびドレイン電極７を形成する。 - 特許庁

The thin film transistor element for liquid crystal displays includes a gate electrode formed on a transparent insulating substrate, a gate insulating film formed with glass composite, a semiconductor layer, a source electrode, and a drain electrode.例文帳に追加

本発明の液晶表示装置用薄膜トランジスター素子は、透明絶縁基板上に形成されたゲート電極、ガラス組成物で形成されたゲート絶縁膜、半導体層及びソース電極とドレーン電極を含む。 - 特許庁

To inhibit vitiation in the overlap area between a gate and a drain due to deviation in a photomask, either one of the gate electrode of a transistor and the source or drain electrode is set to an annular structure.例文帳に追加

フォトマスクの合わせずれによるゲ−ト−ドレイン間のオ−バラップ面積の変動を抑制するために、トランジスタのゲ−ト電極と、ソ−ス又はドレイン電極のうちどちらか一方のみとを、環状の構造となるようにする。 - 特許庁

The first transistor 10 has a gate electrode 14 formed above the SOI layer via an insulating film, and an N-type source 15a or a drain 15b formed in the SOI layer below both sides of the gate electrode 14.例文帳に追加

第１トランジスター１０は、ＳＯＩ層上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有する。 - 特許庁

The radiation detector (18) includes the top gate thin film transistor (28), and the TFT includes a source electrode (50), a drain electrode (52), a gate electrode (66), a primary dielectric layer (59) and a second dielectric layer (62).例文帳に追加

放射線検出器（１８）はトップ・ゲート薄膜トランジスタ（ＴＦＴ）（２８）を含み、該ＴＦＴはソース電極（５０）、ドレイン電極（５２）、ゲート電極（６６）、第１の誘電体層（５８）及び第２の誘電体層（６２）を含む。 - 特許庁

In a method for manufacturing an insulated gate field effect transistor, two source-drain regions 10 are formed in a P well 3 by performing impurity ion implantation and activation annealing while using a gate stack 7 and a spacer of a sidewall insulating film 9 having a predetermined width as a mask.例文帳に追加

ゲートスタック７と側壁絶縁膜９からなる所定の幅のスペーサをマスクとする不純物のイオン注入と活性化アニールにより、２つのソース・ドレイン領域１０をＰウェル３に形成する。 - 特許庁

A switch 10 (11) is connected between a gate and a source (a gate and a drain) of a P-channel MOS TR 6 being a component of a current mirror circuit of each VCO in a PLL circuit provided with a plurality of VCOs.例文帳に追加

複数のＶＣＯを備えたＰＬＬ回路において、各ＶＣＯのカレントミラー回路に含まれるＰチャネルＭＯＳトランジスタ６のゲート−ソース間とゲート−ドレイン間にそれぞれスイッチ１０，１１を接続する。 - 特許庁

To provide a manufacturing method of transistors of semiconductor elements capable of forming a trench type gate, reducing source/drain resistance and gate resistance, without additional processes, and permitting efficient control of short-channel effects.例文帳に追加

トレンチ型ゲートを形成し、追加的な工程無くソース/ドレイン抵抗及びゲート抵抗を低くすることができ、短チャンネル効果の効率的な調節が可能な半導体素子のトランジスタ製造方法を提供する。 - 特許庁

A single/poly 2T PMOS memory cell 10 comprises a PMOS floating gate (FG) transistor 16 and a PMOS selection gate (SG) transistor 18, which share a drain/source p+ diffusion region 22.例文帳に追加

複数回プログラミング用のシングルポリ・２Ｔ・ＰＭＯＳメモリセル１０は、ドレイン／ソースｐ＋拡散領域２２を共有している、ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ１６と、ＰＭＯＳ選択ゲート（ＳＧ）トランジスタ１８とを備えている。 - 特許庁

Furthermore, the portion of a gate insulating film 116 formed in the source and drain areas 114 and 115 is formed so as to be thicker than that of the portion of the gate insulating film 116 formed on the channel areas 108 and 108'.例文帳に追加

また、ソース・ドレイン領域１１４、１１５に形成されたゲート絶縁膜１１６の部分は、チャネル領域１０８、１０８’上に形成されたゲート絶縁膜１１６の部分よりも厚く形成されている。 - 特許庁

The initial value of the potential difference VGS between a gate and a source of a switching transistor upon a verify process is varied in accordance with the resistance value level of the multi-value information.例文帳に追加

スイッチングトランジスタのゲート・ソース間の電位差ＶＧＳのベリファイ時の初期値を、多値情報の抵抗値レベルに応じて異なる値とする。 - 特許庁

The drain region of the protective transistor is connected to the pad terminal and the gate electrode and source region of the transistor are connected to a power supply line by setting the electrode and region to the same potential.例文帳に追加

保護トランジスタのドレイン領域をパッド端子に接続し、ゲート電極及びソース領域を同電位にして電源ラインに接続する。 - 特許庁

An n-type impurity region is provided continuously at the bottom part of the channel region at the lower parts of the source region, gate region, and drain region.例文帳に追加

ソース領域下方、ゲート領域下方およびドレイン領域下方のチャネル領域底部に連続したｎ型不純物領域を設ける。 - 特許庁

The current source CS1 is connected to a gate terminal of the transistor M4, a drain terminal of a transistor M3, a drain terminal of a transistor M1, and a resistor R1.例文帳に追加

電流源ＣＳ１は、トランジスタＭ４のゲート端子、トランジスタＭ３のドレイン端子、トランジスタＭ１のドレイン端子、抵抗Ｒ１に接続される。 - 特許庁

A drain of a transistor TR 3 is connected to the intermediate node B, a source is connected to the low level Vss, and a gate is connected to the input node C.例文帳に追加

トランジスタＴｒ３は、ドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓに接続し、ゲートが入力ノードにＣ接続している。 - 特許庁

A drain of a transistor TR 3 is connected to the intermediate node D, a source is connected to the low level Vss, and a gate is connected to the input node C.例文帳に追加

トランジスタＴｒ３は、ドレインが中間ノードＤに接続し、ソースが低電位Ｖｓｓに接続し、ゲートが入力ノードＣに接続している。 - 特許庁

A drain of a transistor TR 2 is connected to the output node A, a source is connected to a low level Vss, and a gate is connected to an input node C.例文帳に追加

トランジスタＴｒ２は、ドレインが出力ノードＡに接続し、ソースが低電位Ｖｓｓに接続し、ゲートが入力ノードＣに接続している。 - 特許庁

The nodes A to X are connected to a voltage step-down circuit 30 through N-channel type MOS transistors N_1 to N_M with short-circuited gate and source.例文帳に追加

また、ノードＡ〜Ｘは、ゲートとソースが短絡されたＮチャネル型ＭＯＳトランジスタＮ_１〜Ｎ_Ｍを介して降圧回路３０と接続されている。 - 特許庁

A drain of a transistor TR 4 is connected to a high level Vcc 2, a source is connected to the intermediate node B, and a gate is connected to the node D.例文帳に追加

トランジスタＴｒ４は、ドレインが高電位Ｖｃｃ２に接続し、ソースが中間ノードＢに接続し、ゲートがノードＤに接続している。 - 特許庁

The power supply VDC is connected to a source of a P-type MOS transistor Q5, the node GP is connected to its gate, and an input of an inverter INV is connected to its drain.例文帳に追加

Ｐ型ＭＯＳトランジスタＱ５のソースに電源ＶＤＣを、ゲートにノードＧＰを、ドレインにインバータＩＮＶの入力を接続する。 - 特許庁

The gate electrodes of the FETs of cascade circuits of the 1st and 2nd paths are so coupled, that they are biased with relative source voltages of the buffer.例文帳に追加

第1及び第2のパスのカスコード回路のFETのゲート電極は、バッファの相対する電源電圧によってバイアスされるように結合される。 - 特許庁

The liquid crystal display device 30 comprises a frame memory 1, a correction data generating circuit 2, a source driver 3, a gate driver 4 and a display panel 5.例文帳に追加

液晶表示装置３０には、フレームメモリ１、補正データ生成回路２、ソースドライバ３、ゲートドライバ４、及び表示パネル５が設けられている。 - 特許庁

A channel region is made under a gate electrode 1, and a pair of source/drain regions 2 are made with a channel region inbetween.例文帳に追加

ゲート電極１の下方にはチャネル領域が形成されており、チャネル領域を挟んで一対のソース・ドレイン領域２が形成されている。 - 特許庁

To provide a semiconductor device for improving breakdown voltage between source and drain or between gate and drain, and to provide a method of manufacturing the same.例文帳に追加

ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることが可能な半導体装置およびその製造方法を提供すること。 - 特許庁

At timing of turning on the NMOS 41, the charged voltage of the capacitor 61 is given between the gate and source of the NMOS 41 to turn on the NMOS 41.例文帳に追加

ＮＭＯＳ４１をオンさせるタイミングで、キャパシタ６１の充電電圧をＮＭＯＳ４１のゲート・ソース間に与え、ＮＭＯＳ４１をオンさせる。 - 特許庁

The transistor 10 (first transistor) is an MOSFET; and has source regions 102, 106, a drain region 104 and a gate electrode 110.例文帳に追加

トランジスタ１０（第１のトランジスタ）は、ＭＯＳＦＥＴであり、ソース領域１０２，１０６、ドレイン領域１０４、およびゲート電極１１０を有している。 - 特許庁

The power supply VSS is connected to a source of an N-type MOS transistor Q6, the node GN is connected to its gate, and the input of the inverter INV is connected to its drain.例文帳に追加

Ｎ型ＭＯＳトランジスタＱ６のソースに電源ＶＳＳを、ゲートにノードＧＮを、ドレインにインバータＩＮＶの入力を接続する。 - 特許庁

The display device includes a display part 12, a gate driver 13, a source driver 14, a plurality of input/output terminals 151-15n, and a memory circuit 16.例文帳に追加

表示装置は、表示部１２、ゲートドライバ１３、ソースドライバ１４、複数の入出力端子１５１〜１５ｎ、および、メモリ回路１６を有する。 - 特許庁

Source electrodes 11a, drain electrodes 11b and gate electrodes 9b are provided on the semiconductor diamond films 2a, 2b, 5, respectively.例文帳に追加

更に、半導体ダイヤモンド薄膜２ａ、２ｂ及び５上に夫々ソース電極１１ａ、ドレイン電極１１ｂ及びゲート電極９ａを設ける。 - 特許庁

Each of drain electrodes 1, gate electrodes 2 and source electrodes 3 formed in a pectinate shape is formed on the main surface of a semiconductor substrate 4.例文帳に追加

櫛歯状に形成されたドレイン電極１、ゲート電極２、およびソース電極３のそれぞれを半導体基板４の主面上に設ける。 - 特許庁

To provide a movable gate type field effect transistor, capable of increasing the magnitude of drain current by adopting a source-drain structure which increases a channel width.例文帳に追加

チャネル幅を大きくするソース・ドレイン構造を採用し、ドレイン電流の大きさを増加させる可動ゲート型電界効果トランジスタを提供する。 - 特許庁

Also, a select gate transistor comprises a main transistor S2, and transistors S1 and S3 parasitically formed on the drain side and the source side of the main transistor S2, respectively.例文帳に追加

寄生トランジスタは、例えば、フローティングゲート電極のエッジ部とソース／ドレイン領域の間のスペースからなるオフセット領域に形成される。 - 特許庁

To provide a semiconductor device capable of reducing gate-source capacity of a trench structure, and a method of manufacturing the same.例文帳に追加

本発明の実施形態は、トレンチ構造におけるゲート・ソース間容量を低減できる半導体装置およびその製造方法を提供する。 - 特許庁

Accordingly, transistors 44, 46 are turned on with a voltage between gate and source lower than the conventional one, thereby preventing deterioration of the transistors 44, 46.例文帳に追加

したがって、従来よりも低いゲート−ソース間電圧でトランジスタ４４，４６を導通させるので、トランジスタ４４，４６の劣化を抑制できる。 - 特許庁

Thereby, the gate-to-source voltage V_gs of the driving transistor Tr_1 can be reduced without increasing the size of the driving transistor Tr_1.例文帳に追加

これにより、駆動トランジスタＴｒ_1のサイズを大きくしなくても、駆動トランジスタＴｒ_1のゲート−ソース間電圧Ｖ_gsを低減することができる。 - 特許庁

To improve program characteristics and to reduce an area of a memory cell by increasing a coupling ratio of an N+ source layer to a floating gate.例文帳に追加

Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。 - 特許庁

The first transistor M1 is a depletion type MOSFET with one terminal connected to the current source 10, and with gate sources thereof connected to each other.例文帳に追加

第１トランジスタＭ１は、その一端が電流源１０と接続され、かつそのゲートソース間が接続されたデプレッション型のＭＯＳＦＥＴである。 - 特許庁

To reduce a leak current that occurs in a pn-junction region between a gate and a source in a trench type junction FET using a silicon carbide substrate.例文帳に追加

炭化珪素基板を用いた接合型ＦＥＴにおいて、ゲート・ソース間のｐｎ接合領域において生じるリーク電流を低減する。 - 特許庁

The movable gate type field effect transistor 1 has a conductive shield electrode 20 arranged on a source electrode 17 and a drain electrode 18.例文帳に追加

ソース電極１７とドレイン電極１８との上に導電シールド電極２０が配置される可動ゲート型電界効果トランジスタ１とした。 - 特許庁

The input stage includes a pair of NMOS transistors in a common-gate configuration and a pair of PMOS transistors in a common-source configuration.例文帳に追加

入力ステージは、共通ゲート構成における１ペアのＮＭＯＳトランジスタと、共通ソース構成における１ペアのＰＭＯＳトランジスタと、を含む。 - 特許庁