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gate sourceの部分一致の例文一覧と使い方

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例文

A memory cell 1 is equipped with an N-type drain region 17 formed in a region which is located at the upper part of a semiconductor substrate 10, adjacent to a floating gate electrode 16, and apart from a control gate electrode 13 and an N-type source region 18 formed in a region which is located adjacent to the control gate electrode 13 and apart from the floating gate 16.例文帳に追加

メモリセル１は、半導体基板１０の上部であって、制御ゲート電極１３に対する浮遊ゲート電極１６側の領域に形成されたｎ型のドレイン領域１７と制御ゲート電極１３に対する浮遊ゲート電極１６と反対側の領域に形成されたｎ型のソース領域１８とを有している。 - 特許庁

This semiconductor device is constituted of a semiconductor substrate 101, an active area and an element separation area 102, a gate insulating film 105 formed on the active area, a gate electrode 106 formed on the gate insulating film 105 and a conductor formed in the source/drain area at the upper part of a face with which the active area and the gate insulating film 105 are brought into contact.例文帳に追加

半導体基板１０１と、活性領域と素子分離領域１０２と、上記活性領域上に形成されたゲート絶縁膜１０５と、上記ゲート絶縁膜１０５上に形成されたゲート電極１０６と、ソース／ドレイン領域に活性領域とゲート絶縁膜１０５が接する面より上部に導電体とを備える。 - 特許庁

This charge pumping circuit, using a MOSFET in a charge transfer device, is configured so as to control a gate voltage to a fixed level by a divided voltage between a first resistor connected to a source-gate of a MOSFET for charge transfer and a second resistor connected to a drain-gate and to supply a clock pulse for on-off controlling the gate through a capacitance.例文帳に追加

電荷転送素子にＭＯＳＦＥＴを用いたチャージポンプ回路において、電荷転送用ＭＯＳＦＥＴのソース−ゲートに接続した第１の抵抗とドレイン−ゲートに接続した第２の抵抗との分圧電圧によりゲートの電圧を一定レベルに制御し、ゲートをオン・オフ制御するクロックパルスを容量を介して供給するような構成とした。 - 特許庁

In order to implement a source-side injection programming method, a band-gap operating BE-SONOS device configuration having an AND architecture includes a control gate 110 stacked on stacked oxide 141-nitride 142-oxide 143-nitride 144-oxide 145, and a spacer oxide 120 interposed between the control gate 110 and a sub gate 130 stacked on a gate oxide 150.例文帳に追加

ソースサイドインジェクションプログラミング方法を実行するため、ＡＮＤアーキテクチャを有するバンドギャップ操作ＢＥ‐ＳＯＮＯＳデバイス構造は、酸化物１４１‐窒化物１４２‐酸化物１４３‐窒化物１４４‐酸化物１４５スタックに重ねられる制御ゲート１１０と、ゲート酸化物１５０に重ねられるサブゲート１３０との間に配されるスペーサ酸化物１２０を含む。 - 特許庁

例文

A MIS-type semiconductor device comprises a P-type semiconductor substrate 11, a gate insulating film 14 formed on the semiconductor substrate 11, a gate electrode 15 formed on the gate insulating film 14, and N-type diffused source and drain layers 20 formed in regions of the semiconductor substrate 11 below both sides of the gate electrode 15.例文帳に追加

ＭＩＳ型半導体装置は、Ｐ型の半導体基板１１と、半導体基板１１の上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４の上に形成されたゲート電極１５と、半導体基板１１におけるゲート電極１５の両側方の領域に形成されたＮ型ソース・ドレイン拡散層２０とを有している。 - 特許庁

例文

In a thin film transistor 10 which has a crystallized silicon film 2 with a source-drain region 2a and a channel region 2b formed on a substrate 1, a gate insulation film 3 formed on this crystallized silicon film 2 and a gate electrode 4 formed on the gate insulation film 3, an amorphous layer 5 and a crystalline layer 6 are formed in the gate electrode 4.例文帳に追加

基板１上に形成されたソース・ドレイン領域２ａ及びチャネル領域２ｂを有する結晶化シリコン膜２と、この結晶化シリコン膜２上に形成されたゲート絶縁膜３と、このゲート絶縁膜３上に形成されたゲート電極４とを備える薄膜トランジスタ１０にて、ゲート電極４に非晶質層５及び結晶質層６を設けること。 - 特許庁

An SOI-MISFET includes: an SOI layer 3; a gate electrode 35a provided on the SOI layer 3 interposing a gate insulator film 15; and an elevated layer 24 provided higher in height from the SOI layer 3 than the gate electrode 35a at both sidewall sides of the gate electrode 35a on the SOI layer 3 to constitute a source and drain.例文帳に追加

ＳＯＩ−ＭＩＳＦＥＴは、ＳＯＩ層３と、ＳＯＩ層３上にゲート絶縁膜１５を介して設けられたゲート電極３５ａと、ゲート電極３５ａの両側壁側のＳＯＩ層３上に、ＳＯＩ層３からの高さがゲート電極３５ａよりも高く設けられ、ソース・ドレインを構成する積上げ層２４とを有している。 - 特許庁

A semiconductor element comprises a metal gate electrode which has a lower portion filling a channel trench formed in a predetermined region of a substrate and an upper portion protruding from the substrate; a gate insulating film which is interposed between the metal gate electrode and the sidewall/bottom face of the channel trench; and source/drain regions which are formed in the substrate on both sides of the metal gate electrode.例文帳に追加

この素子は、下部分が基板の所定領域に形成されたチャンネルトレンチを満たし、上部が基板上に突き出された金属ゲート電極、チャンネルトレンチの側壁及び底面と、金属ゲート電極の間に介在されたゲート絶縁膜、及び金属ゲート電極の両側の基板に形成されたソース／ドレイン領域を具備する。 - 特許庁

The thin film transistor is equipped with a semiconductor layer 2 formed on a substrate 1, a gate insulating film 3 formed on the semiconductor layer 2, a gate electrode 4 formed on the gate insulating film 3, side wall films 6a formed on both sides of the gate electrode 4, and a source electrode 7 and drain electrode 8 connected with the semiconductor layer 2.例文帳に追加

薄膜トランジスタは、基板１上に形成された半導体層２と、半導体層２上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４の両側に形成されたサイドウォール膜６ａと、半導体層２にそれぞれ接続されたソース電極７およびドレイン電極８と有する。 - 特許庁

例文

A source impurity region 4 and a drain impurity region 5 are separately formed in a semiconductor layer 3 supported on a substrate 1 and a memory transistor constituted by laminating a gate insulating film 7, a floating gate FG, a inter-gate insulating film 8, and a control gate CG upon another, is provided on the semiconductor layer 3 between the impurity areas 4 and 5.例文帳に追加

基板１に支持された半導体層３内にソース不純物領域４およびドレイン不純物領域５が互いに離間して形成され、両不純物領域４，５に挟まれた半導体層部分の上に、ゲート絶縁膜７、浮遊ゲートＦＧ、ゲート間絶縁膜８および制御ゲートＣＧが積層されたメモリトランジスタを有する。 - 特許庁

例文

The semiconductor device comprises a semiconductor layer 18 formed on an insulating layer 16, a gate electrode 22 formed on the semiconductor layer via a gate insulating film 20, a source/drain region 24 formed at the semiconductor layers of both sides of the gate electrode, and a semiconductor region 14 embedded in the layer 16 of the lower region of the gate electrode.例文帳に追加

絶縁層１６上に形成された半導体層１８と、半導体層上にゲート絶縁膜２０を介して形成されたゲート電極２２と、ゲート電極の両側の半導体層に形成されたソース／ドレイン領域２４と、ゲート電極の下方領域の絶縁層１６に埋め込まれた半導体領域１４とを有している。 - 特許庁

The semiconductor device comprises a trench transistor including a trench formed in a semiconductor substrate, a gate electrode formed on the inside of the trench through a gate insulating film, a source and a drain arranged on the semiconductor substrate in the vicinity of the gate electrode through the gate insulating film wherein the gate insulating film in a region touching the source or the drain is formed thicker than that formed on the inside of the trench.例文帳に追加

本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚くされたことを特徴とする。 - 特許庁

A nonvolatile memory element includes a substrate; a tunnel insulating film formed on the substrate, a floating gate formed on the tunnel insulating film, a dielectric film formed to cover the upper part and one wall of the floating gate, a selector gate formed on one wall of the dielectric film, and source/drain regions formed on the substrate exposed to either one of the selector gate and the floating gate.例文帳に追加

本発明の不揮発性メモリ素子は、基板と、該基板上に形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの上部と一方の壁を覆うように形成された誘電体膜と、前記誘電体膜の一方の壁に形成された選択ゲートと、該選択ゲートと前記フローティングゲートとの一方に露出された前記基板に形成されたソース／ドレイン領域とを含む。 - 特許庁

The semiconductor device is provided with the semiconductor substrate 1, a gate electrode 7 formed on the semiconductor substrate 1, the gate sidewall insulating film 13 formed on the side face of the gate electrode 7, a stress-mitigating means 14 provided between the gate sidewall insulating film 13 and the semiconductor substrate 1 and source/drain regions 4 and 5 formed near the surface of the semiconductor substrate 1, below the gate sidewall insulating film 13.例文帳に追加

半導体基板１と、この半導体基板１上に形成されたゲート電極７と,このゲート電極７の側面に形成されたゲート側壁絶縁膜１３と、このゲート側壁絶縁膜１３と半導体基板１との間に設けられた応力緩和手段１４と、ゲート側壁絶縁膜１３下方の半導体基板１表面付近に形成されたソース・ドレイン領域４，５とを有する半導体装置である。 - 特許庁

A semiconductor device has gate electrodes 13 formed on an n-type active region including a semiconductor substrate 10 with gate insulating films 12 interposed, p-type source-drain regions 20 formed in regions of both sides of the gate electrodes 13 in the active region, and n-type pocket regions 18 formed from side faces of the respective p-type source-drain regions 20 in the active region toward below the gate electrodes 13 respectively.例文帳に追加

半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。 - 特許庁

The thin film transistor according to the manufacturing method comprises the insulating board, the gate electrode formed on the board, the gate insulating film formed on the gate electrode, the polycrystalline silicon layer which is formed on the gate insulating film through a crystallization process employing the SGS crystallization method, and the source/drain areas and the source/drain electrodes which are formed in given areas on the board.例文帳に追加

本発明の薄膜トランジスタ及びその製造方法は絶縁基板と；基板上に形成されたゲート電極と；ゲート電極上に形成されたゲート絶縁膜と；ゲート絶縁膜上に形成されて、ＳＧＳ結晶化法で結晶化された多結晶シリコーン層；及び基板上の所定領域に形成されたソース／ドレイン領域及びソース／ドレイン電極を含んで構成された薄膜トランジスタ及びその製造方法に技術的特徴がある。 - 特許庁

The semiconductor device comprises a silicon substrate, a gate insulation film formed on the surface of the silicon substrate, a gate electrode formed on the gate insulation film, source/drain diffusing layers formed on both sides of the gate insulating film of the silicon substrate, a film involving a metal oxide formed on the source/drain diffusing layer, and a polycrystalline silicon film involving impurity formed on the film involving the metal oxide.例文帳に追加

シリコン基板と、シリコン基板の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、シリコン基板の前記ゲート絶縁膜の両側に形成されたソース／ドレイン拡散層と、ソース／ドレイン拡散層上に形成された金属酸化物を含有する膜と、金属酸化物を含有する膜上に形成された、不純物を含有する多結晶シリコン膜とを備えることを特徴とする半導体装置。 - 特許庁

The equivalent circuit model of a meander type gate field effect transistor having gate wiring formed between plurality of pairs of opposed drain wires and source wires comprises resistors and coils connected to a drain terminal, a source terminal and a gate terminal, respectively, the same number of field effect transistors as the number of paired drain and source wirings, and resistors provided between gates of these field effect transistors.例文帳に追加

対向させた複数対のドレイン配線とソース配線との間にゲート配線を形成してなるミアンダ型ゲート電界効果トランジスタの等価回路モデルにおいて、ドレイン端子とソース端子とゲート端子とにそれぞれ接続した抵抗及びコイルと、対を成すドレイン配線とソース配線の個数の電界効果トランジスタと、これらの電界効果トランジスタのゲート間に設けた抵抗とによってミアンダ型電界効果トランジスタの等価回路モデルを構成することとした。 - 特許庁

The semiconductor device includes: a semiconductor substrate with a source region and a drain region formed thereon; a floating gate formed between the source region and the drain region to form a channel based on a programming and an erasing conditions and to control a current flow between the source region and the drain region; and a tunnelling gate to determine the programming and the erasing conditions in the floating gate based on an applied voltage.例文帳に追加

半導体素子は、ソース領域とドレイン領域が形成された半導体基板と、上記ソース領域とドレイン領域との間に形成されてプログラム及び消去状態によってチャネルを形成し、上記ソース領域とドレイン領域との間の電流の流れを制御するフローティングゲートと、印加される電圧によって上記フローティングゲートのプログラム及び消去状態を決定するトンネリングゲートとを含んで構成される。 - 特許庁

The display device is equipped with two display panels 2 and 3 which have a plurality of source bus lines 4 and 5 and a plurality of gate bus lines 9 arranged in a lattice shape and also has TFTs arranged nearby intersections of the plurality of source bus lines 4 and 5 and the plurality of gate bus lines 9 and are equipped with pixel electrodes electrically connected to the source bus lines and gate bus lines respectively through the TFTs.例文帳に追加

本発明の表示装置１は、複数のソースバスライン４・５と、複数のゲートバスライン９とが格子状に配置され、上記複数のソースバスライン４・５と上記複数のゲートバスライン９との交差部近傍に複数のＴＦＴが配置され、このＴＦＴを介して上記ソースバスライン及びゲートバスラインのそれぞれに電気的に接続された画素電極を備えたアクティブマトリクス基板７・８をそれぞれ有する２つの表示パネル２・３を備える。 - 特許庁

The liquid crystal display device is equipped with a liquid crystal display panel 100, a driver controller 200, a source driver 300, a gate driver 400, a drive signal generation circuit 500, a video signal distribution circuit 600, a detector 710, a microcomputer 720, a main power source 730, a power source control section 740, and an auxiliary power source 750.例文帳に追加

液晶表示装置は、液晶表示パネル１００とドライバコントローラ２００とソースドライバ３００とゲートドライバ４００と駆動信号発生回路５００と映像信号分配回路６００と検出器７１０とマイクロコンピュータ７２０と主電源７３０と電源制御部７４０と補助電源７５０とを備える。 - 特許庁

After a source/drain electrode pattern is formed of the similar catalyst 2 at a part for forming a source/drain electrode 3B on an insulating layer 4 formed on the upper surface of the gate electrode 3A, similar plating agent is touched to the source/drain electrode pattern on the insulating layer 4 thus forming the source/drain electrode 3B.例文帳に追加

そして、このゲート電極３Ａの上面に形成した絶縁層４上のソース／ドレイン電極３Ｂを形成する部分に、同様の触媒２でソース／ドレイン電極パターンを形成した後、同様のメッキ剤を絶縁層４上のソース／ドレイン電極パターンに接触させてソース／ドレイン電極３Ｂを形成する。 - 特許庁

In the circuit simulator, the impact ionization current Iii of a field effect transistor is calculated based on a drain transverse electric field E_d calculation formula in which a saturated source-drain voltage V_dsat is given by a function of a source-gate voltage V_gs and a source-drain voltage V_ds.例文帳に追加

飽和ソース−ドレイン電圧Ｖ_ｄｓａｔがソース−ゲート電圧Ｖ_ｇｓおよびソース−ドレイン電圧Ｖ_ｄｓの関数にて与えられたドレイン横方向電界Ｅ_ｄの計算式に基づいて電界効果トランジスタのインパクトイオン化電流Ｉｉｉを計算する。 - 特許庁

The second data state is written in by bringing the first source-drain 6 to a reference potential, applying a positive control voltage to the gate 5, applying a positive control voltage to the second source- drain 7, and discharging majority carriers from the channel body to the first source-drain 6.例文帳に追加

第２のデータ状態は、第１のソース／ドレイン６を基準電位とし、ゲート５に正の制御電圧を印加し、第２のソース／ドレイン７に正の制御電圧を印加して、チャネルボディの多数キャリアを第１のソース／ドレイン６に放出させることにより書き込まれる。 - 特許庁

A TFT (thin-film transistor) circuit is provided with a source terminal N1, a drain terminal N2, a source-drain path connected in series between the source terminal N1 and the drain terminal N2, and a first and second transistors T1 and T2 having gate electrodes that are independent of each other.例文帳に追加

ＴＦＴ回路はソース端子Ｎ１と、ドレイン端子Ｎ２と、ソース端子Ｎ１およびドレイン端子Ｎ２間に直列に接続されるソース−ドレインパス、並びに互いに独立したゲート電極を有する第１および第２のトランジスタＴ１，Ｔ２とを備える。 - 特許庁

While at least one of a plurality of source signal lines is selected and the constant current is made to flow to the selected source signal line, the potential of the source signal line is output, and then the potential at the gate terminal of the driving transistor can be obtained.例文帳に追加

複数の前記ソース信号線１８から少なくとも１つのソース信号線を選択し、選択されたソース信号線に定電流を印加した状態で、ソース信号線の電位を出力することにより、駆動用トランジスタのゲート端子の電位を取得できる。 - 特許庁

This source follower circuit comprises a MOS transistor M3 which is applied with the analog signal Vin at its gate and has its source connected to the bulk terminal B_1 of the MOS transistor M_1 and a current source 12 which supplied a bias current to the MOS transistor M3.例文帳に追加

このソースフォロワー回路は、ゲートにアナログ信号Ｖinが印加されると共に、ソースがＭＯＳトランジスタＭ１のバルク端子Ｂ１に接続されたＭＯＳトランジスタＭ３と、ＭＯＳトランジスタＭ３にバイアス電流を供給する電流源１２とから構成される。 - 特許庁

The semiconductor device comprises: a gate insulating film 16 provided on a semiconductor layer 10; a gate electrode 9 provided on the gate insulating film 16 and having at least one opening 8 between adjacent well regions 13; a source electrode 19 in ohmic contact with the source region 15; and a drain electrode 18 provided on the rear surface of the semiconductor substrate 11.例文帳に追加

半導体装置は、半導体層１０上に設けられたゲート絶縁膜１６と、ゲート絶縁膜１６上に設けられ、隣接するウェル領域１３間に少なくとも１つの開口部８を有するゲート電極９と、ソース領域１５にオーミック接触するソース電極１９と、半導体基板１１の裏面に設けられたドレイン電極１８とを備えている。 - 特許庁

The formation method of a thin-film transistor comprises a first process for forming a source electrode and a drain electrode in the element side board, a second process for forming a semiconductor layer brought into contact with the source electrode and the drain electrode, a third process for forming a gate insulating layer which overlaps with the semiconductor layer, and a fourth process for forming a gate electrode which overlaps with the gate insulating layer.例文帳に追加

薄膜トランジスタの形成方法が、素子側基板にソース電極およびドレイン電極を設ける第１の工程と、前記ソース電極およびドレイン電極に接する半導体層を設ける第２の工程と、前記半導体層に重なるゲート絶縁層を設ける第３の工程と、前記ゲート絶縁層に重なるゲート電極を設ける第４の工程と、を包含している。 - 特許庁

The semiconductor device includes an HV transistor 10 formed on a semiconductor substrate 1, and the HV transistor 10 includes a gate electrode 19 formed on the semiconductor substrate 1 with an insulating film interposed, and a source 15 and a drain 13, the inside of the gate electrode 19 being depleted when a voltage is applied to the gate electrode 19 and a current flows between the source 15 and drain 13.例文帳に追加

半導体基板１に形成されたＨＶトランジスタ１０を備え、ＨＶトランジスタ１０は、半導体基板１上に絶縁膜を介して形成されたゲート電極１９と、ソース１５及びドレイン１３を有し、ゲート電極１９の内部は、当該ゲート電極１９に電圧が印加されてソース１５とドレイン１３との間に電流が流れるときに空乏化する。 - 特許庁

An organic thin film transistor comprises a substrate, a gate electrode that is positioned above the substrate, a p-type organic semiconductor layer that is insulated from the gate electrode, a source electrode and a drain electrode that are separated from each other and are insulated from the gate electrode, and a hole injection layer that is interposed between the source and drain electrodes and the p-type organic semiconductor layer.例文帳に追加

基板と、基板の上部に配置されたゲート電極と、ゲート電極と絶縁されたｐ型有機半導体層と、ゲート電極と絶縁されて相互離隔されて配置されたソース電極及びドレイン電極と、ソース電極及びドレイン電極とｐ型有機半導体層との間に介在された正孔注入層と、を備えることを特徴とする有機薄膜トランジスタである。 - 特許庁

In the image driving element sheet, a plurality of thin film transistors coupled via a gate bus line and a source bus line are formed on a support sheet, the thin film transistors have source electrodes and drain electrodes coupled by channels consisting of gate electrodes, gate insulation layers, semiconductor layers in this order and the pixel electrodes are joined with the drain electrodes via an anisotropic conductive film.例文帳に追加

支持体シート上に、ゲートバスライン及びソースバスラインを介して連結された複数の薄膜トランジスタが形成され、該薄膜トランジスタはゲート電極、ゲート絶縁層、半導体層からなるチャネルで連結されたソース電極及びドレイン電極をこの順に有し、画素電極が異方性導電膜を介してドレイン電極と接合されている画像駆動素子シート。 - 特許庁

A semiconductor device comprises a semiconductor substrate SUB having a principal surface, a pair of source/drain regions formed on the principal surface of the semiconductor substrate SUB, a gate insulation film AFE formed on a region sandwiched by the pair of source/drain regions so as to contact the principal surface, and a gate electrode PO formed so as to contact a top face of the gate insulation film AFE.例文帳に追加

主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。 - 特許庁

The MOS device is further provided with a gate 202 formed above the semiconductor layer proximate to the semiconductor layer and at least partially between the first and second source/drain regions, the gate configured such that a dimension of the gate, defined substantially parallel to at least one of the first and second source/drain regions, is confined to be substantially within the active region of the device.例文帳に追加

さらに、半導体層の上で、半導体層に近接して、少なくとも部分的に第１ソース／ドレイン領域と第２ソース／ドレイン領域の間に形成され、少なくとも第１ソース／ドレイン領域および第２ソース／ドレイン領域の１つとほぼ平行に規定され、そのの寸法がデバイスの活性領域の範囲内にほぼ収まるように構成されるゲート２０２を備える。 - 特許庁

The memory-cell array 4000 has a plurality of element separating regions 900, and each of the plurality of memory cells 410 has a source region, a drain region, a channel region interposed between the source and drain regions, a selecting gate 411 and a word gate 412 provided oppositely to the channel region, and a nonvolatile memory element 413 formed between the word gate 412 and the channel region.例文帳に追加

メモリセルアレイ４０００は、複数の素子分離領域９００を有し、複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域間のチャネル領域と、チャネル領域と対向して配置されたセレクトゲート４１１及びワードゲート４１２と、ワードゲート４１２とチャネル領域との間に形成された不揮発性メモリ素子４１３とを有する。 - 特許庁

The switching power supply unit includes a first diode DB6 in which a cathode terminal is connected to the gate terminal of a commutation-side switching element TR2 and an anode terminal is connected to a source terminal.例文帳に追加