「gate source」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

After an Al film 8 and an Ni film 9 are sequentially deposited on a gate electrode 4 and a source/drain diffusing layer 7, the heat treatment is conducted to form an Ni silicide layer 10 including Al at the upper part of the n-type silicon layer forming the gate electrode 4 and source/drain diffusing layer 7.例文帳に追加

ゲート電極４の上及びソース・ドレイン拡散層７の上にＡｌ膜８及びＮｉ膜９を順次堆積した後、熱処理を実施し、ゲート電極４及びソース・ドレイン拡散層７を構成するＮ型シリコン層の上部にＡｌ含有Ｎｉシリサイド層１０を形成する。 - 特許庁

Then a source output control signal Cs and a gate output control signal Cg are generated, on the basis of the signal width correction value α and a scanning signal, and a drive video signal are generated on the basis of the source output control signal Cs and the gate output control signal Cg.例文帳に追加

そして、信号幅補正値αに基づいてソース出力制御信号Ｃｓとゲート出力制御信号Ｃｇが生成され、そのソース出力制御信号Ｃｓとゲート出力制御信号Ｃｇとに基づいて走査信号と駆動用映像信号とが生成される。 - 特許庁

The liquid crystal display device having active matrix circuits has semiconductor layers consisting of sources and drains, gate bus lines, source bus lines and drain electrodes and is provided with protective films consisting of a material of the same layer as the layer of the source bus lines above the portions where the semiconductor layers and the gate bus lines intersect each other.例文帳に追加

アクティブマトリクス回路を有する液晶表示装置において、ソース及びドレインからなる半導体層とゲートバスラインとソースバスラインとドレイン電極とを有し、半導体層とゲートバスラインの交差する部分の上方には、ソースバスラインと同一の層の材料よりなる保護膜が設けられる。 - 特許庁

The source electrode includes an adhesive part formed separately from the gate electrode and connected to the bit line, a moving part formed to extend from the adhesive part and separately from the gate electrode, and a source electrode having a projected part extended from the moving part and constituted of dimples of the moving part.例文帳に追加

ソース電極は、ゲート電極から離隔して形成されビットラインそれぞれに接続した付着部、該付着部から延びて形成されゲート電極から離隔して形成された移動部、及び、該移動部から延びており該移動部のディンプルにより形成された突起部を有するソース電極と、を備える。 - 特許庁

In the semiconductor device, a switch NMOS transistor NM2 has its drain and source connected between the gate and source of the output NMOS transistor NM1 supplying an output current to a load 12, and also has its gate connected to an internal ground wire line GW connected to a ground terminal GND.例文帳に追加

スイッチ用のＮＭＯＳトランジスタＮＭ２は、負荷１２に出力電流を供給する出力用のＮＭＯＳトランジスタＮＭ１のゲートおよびソース間にそれぞれドレインおよびソースを接続すると共に、接地端子ＧＮＤに接続される内部接地配線ＧＷにゲートを接続する。 - 特許庁

The plurality of the source electrode lead wires are located, parallel to each other; the plurality of gate electrode lead wires are located in parallel each other, and the plurality of the source electrode lead wires; and the plurality of the gate electrode lead wires cross each other to form a plurality of lattices on the dielectric substrate.例文帳に追加

前記複数のソース電極リード線は互いに平行に設置され、前記複数のゲート電極リード線は互いに平行に設置され、前記複数のソース電極リード線及び前記複数のゲート電極リード線は交叉して、前記絶縁基板に複数の格子を形成する。 - 特許庁

The oxide thin film transistor includes: a first oxide semiconductor layer having a first source region, a first drain region, and a first channel region between the first source region and the first drain region; and a first gate insulating layer and a first gate electrode which are sequentially stacked on the first channel region.例文帳に追加

酸化物薄膜トランジスタは、第１ソース領域、第１ドレイン領域、及びそれらの間の第１チャンネル領域を有する第１酸化物半導体層、及び第１チャンネル領域上に順次積層された第１ゲート絶縁層及び第１ゲート電極を含みうる。 - 特許庁

The oxide semiconductor film 40 and a gate electrode 20 are formed holding a gate insulating film 30 therebetween on a substrate 10, and a source region 42 and a drain region 43 to be electrically connected with a source electrode 62 and a drain electrode 63, respectively, are formed on the oxide semiconductor film 40.例文帳に追加

基板１０上に、ゲート絶縁膜３０を挟んで酸化物半導体膜４０とゲート電極２０を形成し、酸化物半導体膜４０に、ソース電極６２およびドレイン電極６３とそれぞれ電気的に接続されるソース領域４２およびドレイン領域４３を形成する。 - 特許庁

A plurality of gate lines 12, a plurality of source lines 14, TFT elements 20 formed correspondingly to intersections between the gate lines 12 and the source lines 14, and pixel electrodes 16 electrically connected to the TFT elements 20 are formed on the side of the liquid crystal layer 40 of the substrate 11.例文帳に追加

基板１１の液晶層４０側には、複数のゲート線１２と、複数のソース線１４と、ゲート線１２とソース線１４との交差に対応して形成されたＴＦＴ素子２０と、ＴＦＴ素子２０に電気的に接続された画素電極１６と、が形成されている。 - 特許庁

The bidirectional switch includes: a main switch which is a bidirectional switch; a means for controlling a gate-source voltage of the main switch based on a drain voltage and a source voltage of the main switch; and a switch driver for applying a voltage to a gate terminal of the main switch via the control means.例文帳に追加

双方向スイッチであるメインスイッチと、上記メインスイッチのゲート-ソース間電圧を、上記メインスイッチのドレイン電圧、ソース電圧に基づいて制御する手段と、上記制御手段を介して上記メインスイッチのゲート端子に電圧を印加するスイッチドライバとを備えている双方向スイッチを構成する。 - 特許庁

The transistor is provided with a source electrode 708, a drain electrode 709, a gate electrode 712 and an active layer that includes an amorphous oxide having an electron carrier concentration less than 10^18/cm^3 and is characterized in that the gate electrode and the source and drain electrodes are self-aligned.例文帳に追加

ソース電極７０８、ドレイン電極７０９、ゲート電極７１２、及び電子キャリア濃度が１０^１８／ｃｍ^３未満である非晶質酸化物を含む活性層を備え、且つ該ゲート電極と、該ソース及びドレイン電極が自己整合していることを特徴とする。 - 特許庁

An anode current is detected by a resistance 51 connected to the negative electrode of an anode power source 41 in series and a gate voltage applied to a gate power source 41 is controlled by a microcomputer 62 so that the detected anode current reaches a previously set value.例文帳に追加

アノード電源４２の負極に直列に接続された抵抗５１によりアノード電流を検出し、検出されるアノード電流があらかじめ設定された設定値と一致するように、ゲート電源４１により印加されるゲート電圧をマイクロコンピュータ６２により制御する。 - 特許庁

A drain assembly point d is connected to one end on the primary side of a transformer T, and a source assembly point s is grounded, and the other end on the primary side of the transformer T is connected to a circuit power source Vcc, and the MOSFETs are turned on and off (parallel operation) by adding a gate control signal to the gate assembly point g.例文帳に追加

ドレイン集合点ｄはトランスＴの１次側の一端へ接続し、ソース集合点ｓは接地し、そしてトランスＴの１次側の他端は回路電源Ｖccへ接続させ、ゲート集合点ｇへゲート制御信号を加えることでＭＯＳＦＥＴをオン・オフ動作（並列動作）させる。 - 特許庁

The field effect transistor 2 has a first and a second source/drain region 28 arranged on either side face of a gate electrode 4 with a channel region 26 formed in the interior of a semiconductor substrate 24 in a position interposed between the first and second source/drain regions 28 directly under the gate electrode 4.例文帳に追加

電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。 - 特許庁

Since the voltage of the bit line BL [i+1] connected to the source of a twin memory cell 100 [i] is made nearly 0 V (almost several tens to hundreds mV), the influence of the back gate of a bit line selection transistor 217B is small, and its gate voltage BS1 is set to power source voltage Vdd (1.5 V).例文帳に追加

ツインメモリセル１００［ｉ］のソースに接続されたビット線ＢＬ［ｉ＋１］の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）となるため、ビット線選択トランジスタ２１７Ｂのバックゲートの影響は少ないので、そのゲート電圧ＢＳ１を電源電圧Ｖｄｄ（１．５Ｖ）に設定した。 - 特許庁

On one surface of a rectangular substrate 1 formed by using a TCP film, a source driving circuit part 3, a gate driving circuit part 4, and an RF communication control circuit 5 are mounted, and the RF communication control circuit part 5 is connected to the source driving circuit part 3 and gate driving circuit part 4 through wiring patterns 2 and 2.例文帳に追加

ＴＣＰフィルムを用いてなる矩形の基板１の一面上に、ソース駆動回路部３、ゲート駆動回路部４と、及びＲＦ通信制御回路部５とを装着し、ＲＦ通信制御回路部５を配線パターン２，２を介してソース駆動回路部３及びゲート駆動回路部４に接続する。 - 特許庁

By this arrangement, the output voltage value of the switching regulator 5 varies in accordance with a variation in the voltage value of the power supply 1, a voltage between terminals of a gate and a source of the FET 2 is always stable, and thus the FET 2 can be driven while keeping a desired voltage between the terminals of the gate and the source.例文帳に追加

これにより、電源１の電圧値の変動に応じてスイッチングレギュレータ５の出力電圧値も変動することにより、ＦＥＴ２のゲート、ソース端子間電圧は常に一定となり、所望のゲート、ソース端子間電圧を保ちつつＦＥＴ２を駆動させることができる。 - 特許庁

Even if a gate voltage and a source voltage of an enhancement type (E-type) PMOS 14 become the power voltage VPP1 and a drain voltage thereof becomes the power voltage VPP2, since the gate voltage and the source voltage of the E-type PMOS 14 are higher than the drain voltage, bipolar operation does not occur in the E-type PMOS 14.例文帳に追加

エンハンスメント型（Ｅ型）ＰＭＯＳ１４のゲート電圧及びソース電圧が電源電圧ＶＰＰ１になってドレイン電圧が電源電圧ＶＰＰ２になっても、Ｅ型ＰＭＯＳ１４のゲート電圧及びソース電圧はドレイン電圧よりも高いので、Ｅ型ＰＭＯＳ１４はバイポーラ動作しない。 - 特許庁

A bias power supply 5 as a gate bias generating means is connected between the source Sp and the gate Gp of a P channel MOS transistor 1 of a CMOS type circuit through a bias resistor Rb, and the bias power supply 5 at this time is a direct current voltage source of (VTP+αp(≥βp))≤power supply voltage VDD.例文帳に追加

ＣＭＯＳ型回路のＰチャンネルＭＯＳトランジスタ１のソースＳｐ・ゲートＧｐ間にゲートバイアス発生手段としてのバイアス電源５をバイアス抵抗Ｒｂを介して接続し、このときのバイアス電源５を、（ＶＴＰ＋αｐ（≧βｐ））≦電源電圧ＶＤＤの直流電圧源とした。 - 特許庁

In this amplifier, an emitter of a bipolar transistor Q1, a gate and drain of an NMOS transistor Q2, and a gate of an NMOS transistor Q3 are connected, and a source of Q2 and a source of Q3 are connected to a grounding terminal 3, and a current mirror circuit is formed of Q2 and Q3.例文帳に追加

増幅器において、バイポーラトランジスタＱ１のエミッタと、ＮＭＯＳトランジスタＱ２のゲートおよびドレインと、ＮＭＯＳトランジスタＱ３のゲートとが接続され、Ｑ２のソースとＱ３のソースとが接地端子３に接続され、Ｑ２とＱ３とでカレントミラー回路が構成される。 - 特許庁

To provide a bidirectional switch including a means for controlling a gate-source voltage of the bidirectional switch based on a drain voltage or a drain-source voltage in the bidirectional switch, and a switch driver for applying a voltage to a gate terminal of the switch via the control means.例文帳に追加

双方向スイッチにおいて、ドレイン電圧またはドレイン-ソース間電圧に基づいて、上記スイッチのゲート-ソース間電圧を制御する手段と、上記制御手段を介して、上記スイッチのゲート端子に電圧を印加するスイッチドライバとを備えている双方向スイッチを提供する。 - 特許庁

Due to such a structure, the second thin-film transistor 15 suppresses the quantity of current, and further reduces the probability of shortcircuiting between the source/drain electrode 19 and the gate electrode 21 than that between the source/drain electrode 20 and the gate electrode 21.例文帳に追加

かかる構成により第２薄膜トランジスタ１５は、電流量の減少を抑制しつつ、ソース／ドレイン電極１９とゲート電極２１との間における短絡発生確率を、ソース／ドレイン電極２０とゲート電極２１との間における短絡発生確率よりも低減している。 - 特許庁

The semiconductor device includes the FIN-shaped semiconductor 10 having a source region at one side and a drain region at the other side, and a gate electrode 17 formed to surround the FIN-shaped semiconductor 10 via a gate insulation film between the source and drain regions.例文帳に追加

本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。 - 特許庁

For realizing a bipolar transistor with large channel width without outer wiring by fixing body potential, the transistor constituted of drain/source region-first gate 401-body contact region and the merged part of first conduction-type second region 123-second gate 402-source/drain region is realized.例文帳に追加

またボディ電位固定の外部配線無しに、チャネル幅の大きい両極性のトランジスタを実現する為に、ドレイン・ソース領域−第１ゲート４０１−ボディコンタクト領域と第１導電型の第２領域１２３の併設部分−第２ゲート４０２−ソース・ドレイン領域 からなるトランジスタの構成とする。 - 特許庁

A semiconductor device includes the MOS transistor having a source 11s and drains 11d, 13d formed at a spacing between them on a semiconductor layer 1 and a gate electrode 7 formed through a gate insulating film 5 on the semiconductor layer 1 between the source 11s and the drains 11d, 13d.例文帳に追加

半導体層１に互いに間隔をもって形成されたソース１１ｓ及びドレイン１１ｄ，１３ｄと、ソース１１ｓとドレイン１１ｄ，１３ｄの間の半導体層１上にゲート絶縁膜５を介して形成されたゲート電極７とをもつＭＯＳトランジスタを備えている。 - 特許庁

The HEMT has: an electron running layer 4; an electron supply layer 5 arranged on the electron running layer 4; a source electrode 6; a drain electrode 7; a gate electrode 8; a gate field plate 12; a source field plate 13; and first and second insulation films 9, 10.例文帳に追加

本発明に従うHEMTは、電子走行層４と、この上を覆う電子供給層５と、電子供給層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、ゲートフィールドプレート１２と、ソースフィールドプレート１３と、第１及び第２の絶縁膜９，１０とを有している。 - 特許庁

The optical sensor element has, on a support, a gate electrode, a source electrode and a drain electrode which are positioned through an insulating layer with respect to the gate electrode and are connected to each other by an organic semiconductor layer, and an electric charge generation layer positioned opposite to the insulating layer on a side of the source electrode and the drain electrode.例文帳に追加

支持体上に、ゲート電極と、ゲート電極に対して絶縁層を介して位置し、有機半導体層にて連結されるソース電極及びドレイン電極と、該ソース電極及びドレイン電極側に絶縁層と対向して位置する電荷発生層とを有する光センサー素子。 - 特許庁

A drain region 2a is formed in the vicinity of a gate electrode MG1 and a source region 2b is formed on a surface layer of a silicon substrate 2 while the source region 2b is separated from the side end (end part) of a gate electrode MG1 in a plane direction by the film thicknesses of a silicon oxide film 11 and a silicon nitride film 12.例文帳に追加

ドレイン領域２ａはゲート電極ＭＧ１の近傍に位置して形成されており、ソース領域２ｂはシリコン酸化膜１１およびシリコン窒化膜１２の膜厚分だけゲート電極ＭＧ１の側端（端部）から平面方向に離間してシリコン基板２の表層に形成されている。 - 特許庁

In each cell 16 of the power MOSFET, a cutout 19 is formed in a part of the source electrode 17 which overlaps the gate electrode 36 to remarkably reduce a parasitic capacity between the gate electrode and the source electrode, thereby increasing the switching speed.例文帳に追加

本発明はパワーＭＯＳＦＥＴのセル１６のゲート電極３６と重なる部分のソース電極１７に切欠部１９を設けることにより、ゲート電極とソース電極の間の寄生容量を大幅に低減するもので、これによりスイッチング速度を大幅に向上できるものである。 - 特許庁

A source electrode which is insulated from the gate line and comes into contact with the resistive contact layer while crossing it is provided on the gate insulating film, and a drain electrode which includes a part arranged on double lines through a bent part and faces the data line and source electrode is formed.例文帳に追加

ゲート絶縁膜の上部にはゲート線と絶縁されて交差して抵抗性接触層と接するソース電極を有し、屈曲部を通って二重の線上に配置されている部分を含むデータ線とソース電極と対向するドレイン電極が形成されている。 - 特許庁

A source driver 20 turns a source wiring 14 to a high impedance state over a predetermined period when contact to a touch panel 50 is not detected, and an image by an input image signal is a still image, and a gate driver 30 stops drive of a gate wiring 13 over the predetermined period.例文帳に追加

ソースドライバ２０は、タッチパネル５０への接触が検知されず、かつ、入力画像信号による画像が静止画像である場合に、所定期間に亘ってソース配線１４をハイインピーダンス状態にし、ゲートドライバ３０は、所定期間に亘ってゲート配線１３の駆動を停止する。 - 特許庁

The lower layer pixel electrode 4 is formed on a section surrounded in plan view by the source wires 2, 2' and the gate wires 1, 1', and further has a portion extending in plan view from the upper layer pixel electrode 3 at least to the one side of either the source wires 2, 2' or the gate wires 1, 1'.例文帳に追加

下層画素電極４は、平面視においてソース配線２，２’とゲート配線１，１’に囲まれた部分に形成され、且つ、平面視において上層画素電極３よりソース配線２，２’およびゲート配線１，１’の少なくとも一方側に延在している部位を有している。 - 特許庁

The display device includes a pixel unit and either a gate driver or a source driver, wherein one of shift registers in the gate driver and the source driver is provided with redundant circuits and with a selection circuit that selects a circuit to be operated among the redundant circuits.例文帳に追加

画素部と、ゲートドライバ及びソースドライバのいずれかと、を有する表示装置において、ゲートドライバ及びソースドライバにおけるシフトレジスタのいずれかに冗長回路と、さらに冗長回路のうち、どの回路を動作させるかを選択する選択回路と、が設けられた構成とする。 - 特許庁

An LDMOS (Lateral Diffused MOS) FET1, having a grounded source terminal, operates as a source-grounded amplifier through the application of a gate voltage Vgs from a gate bias terminal 3 via a temperature compensating circuit 2 and a choke coil and through the application of a drain voltage Vds from a drain bias terminal 4 via the choke coil, respectively.例文帳に追加

ＬＤＭＯＳ ＦＥＴ１は、ソース端子が接地され、ゲートバイアス端子３から温度補償回路２およびチョークコイルを介してゲート電圧Ｖｇｓが、またドレインバイアス端子４からチョークコイルを介してドレイン電圧Ｖｄｓがそれぞれ印加され、ソース接地型増幅器として動作する。 - 特許庁

An inductance element 4 is connected between the drain of an FET 1 to the gate of which a local oscillation signal is inputted, and whose source is grounded like a high frequency and the source of an FET 2 to the gate of which a received high frequency signal is inputted, and from the drain of which an intermediate frequency signal is outputted.例文帳に追加

局部発振信号がゲートに入力しソースが高周波的に接地されたＦＥＴ１のドレインと、受信高周波信号がゲートに入力しドレインから中間周波信号が出力するＦＥＴ２のソースとの間に、インダクタンス素子４を接続する。 - 特許庁

A p-layer 6 is formed in a region in an upper layer part of the GaN layer 1 and in the AlGaN layer 2, wherein the region includes a part of the region directly underneath the source electrode 3 and a part of the region directly underneath the gate electrode 5, and the p-layer 6 is connected to the source electrode 3 and to the gate electrode 5.例文帳に追加

また、ＧａＮ層１の上層部及びＡｌＧａＮ層２におけるソース電極３の直下域の一部及びゲート電極５の直下域の一部を含む領域に、ソース電極３及びゲート電極５に接続されるように、ｐ層６を形成する。 - 特許庁

A MOSFET 1 includes an n^+SiC substrate 10, an n^-SiC layer 20, a p body 21, an n^+source region 22, a p^+region 23, a gate oxide film 30, a gate electrode 40, an interlayer insulating film 50, a contact electrode 80, a source electrode 60, and a drain electrode 70.例文帳に追加

ＭＯＳＦＥＴ１は、ｎ^＋ＳｉＣ基板１０と、ｎ^−ＳｉＣ層２０と、ｐボディ２１と、ｎ^＋ソース領域２２と、ｐ^＋領域２３と、ゲート酸化膜３０と、ゲート電極４０と、層間絶縁膜５０と、コンタクト電極８０と、ソース電極６０と、ドレイン電極７０とを備えている。 - 特許庁

In the equivalent circuit model of a field effect transistor used for a power converting circuit, the capacitance Cgs between the gate and the source, the capacitance Cgd between the gate and the drain, and the channel current source Ich are extracted from the switching waveform in the inductive load of the field effect transistor.例文帳に追加

電力変換回路に用いられる電界効果型トランジスタの等価回路モデルにおいて、ゲート−ソース間容量Ｃｇｓ、ゲート−ドレイン間容量Ｃｇｄ、及びチャネル電流源Ｉｃｈを、電界効果型トランジスタの誘導性負荷におけるスイッチング波形から抽出する。 - 特許庁

The source electrode of the film transistor panel is electrically connected with the source electrode lead wire, the drain electrode is electrically connected with the pixel electrode, the gate electrode is electrically connected with the gate electrode lead wire, and a semiconductor layer contains a carbon nanotube structure.例文帳に追加

前記薄膜トランジスタパネルのソース電極が前記ソース電極リード線に電気的に接続され、ドレイン電極が前記ピクセル電極に電気的に接続され、ゲート電極が前記ゲート電極リード線に電気的に接続され、前記半導体層がカーボンナノチューブ構造体を含む。 - 特許庁

After that, a gate insulating film 224, a gate electrode 225, source, channel formation, and drain regions 218a, 218b, and 218c, an interlayer insulating film 226, contact holes 227 and 228, and source and drain electrodes 229 and 230, are formed.例文帳に追加

その後、ゲート絶縁膜２２４を形成し、ゲート電極２２５を形成し、ソース領域２１８ａとチャネル形成領域２１８ｂとドレイン領域２１８ｃを形成し、層間絶縁膜２２６を形成し、コンタクト・ホール２２７、２２８を形成し、ソース電極２２９とドレイン電極２３０を形成する。 - 特許庁

A polyimide film 20 which surrounds the outer periphery of the region to be occupied by each of a source/drain region 22, the color filter 23 and pixel electrode 24 and the source line 26 with the wall is formed on a glass substrate 10 after forming a gate electrode 13, a gate insulation film 16 and a channel region 18.例文帳に追加

ゲート電極１３、ゲート絶縁膜１６及びチャネル領域１８を形成した後のガラス基板１０上に、ソース／ドレイン領域２２、カラーフィルタ２３及び画素電極２４、ソース線２６の各々を形成すべき領域の外周を壁で囲むポリイミド膜２０を形成する。 - 特許庁

The zones 13n and 13p reduce the resistance of a channel coupling between a channel region 63 controlled by the potential of a gate electrode 21 and respective source/drain regions 61 and 62, and also reduce the overlap capacitance between the gate electrode 21 and the respective source/drain regions 61 and 62.例文帳に追加

この濃縮帯１３ｎ、１３ｐは、各ソース／ドレイン領域６１、６２と、ゲート電極２１の電位によって制御されているチャネル領域６３との間のチャネル連結部の抵抗を低減し、ゲート電極２１と各ソース／ドレイン領域６１、６２との間のオーバーラップ容量を低減する。 - 特許庁

An integrated LDMOS transistor comprises a semiconductor substrate (11), an LDMOS gate region (17), LDMOS source (14) and drain (15) regions, and a channel region (13) positioned beneath the LDMOS gate region, where the channel region interconnects the LDMOS source and drain regions.例文帳に追加

半導体基板（１１）、ＬＤＭＯＳゲート領域（１７）、ＬＤＭＯＳソース（１４）とドレイン（１５）領域およびＬＤＭＯＳゲート領域の下に配置されたチャネル領域（１３）を含み、チャネル領域がＬＤＭＯＳソースとドレイン領域を相互結合する集積ＬＤＭＯＳトランジスタ。 - 特許庁

After terminating the emission operation of a light-emitting element in an emission operation period of one cycle, including a non-emission period and an emission period, the gate of the drive transistor is fixed at prescribed potential to apply a drive voltage, between a drain and a source of the drive transistor so as to initialize the voltage between the gate and the source of the drive transistor.例文帳に追加

非発光期間と発光期間とから成る１サイクルの発光動作期間に、発光素子の発光動作を終了させた後、駆動トランジスタのゲートを所定電位に固定し、駆動トランジスタのドレイン・ソース間に駆動電圧を印加して、駆動トランジスタのゲート・ソース間電圧を初期化する。 - 特許庁

The semiconductor device has an island shape source wiring provided in level with a gate wiring and a connection electrode electrically connected to the island shape source wiring and a semiconductor layer, where the island source wiring is disposed for each pixel and one island shape source wiring and an island shape source wiring of an adjacent pixel are electrically connected by the connection electrode.例文帳に追加

ゲート配線と同一面上に設けられた島状のソース配線と、島状のソース配線及び半導体層に電気的に接続された接続電極とを有し、島状のソース配線は画素毎に配置されており、１つの島状のソース配線と隣の画素の島状のソース配線とは、接続電極によって電気的に接続されている。 - 特許庁