「gate source」に関連した英語例文の一覧と使い方(38ページ目) - Weblio英語例文検索

The end of the gate electrode 14 at the side of the second source diffusion region 72S is positioned in the vicinity of a boundary surface between the first and second source diffusion regions 71S and 72S.例文帳に追加

上記第１ソース拡散領域部７1Ｓと上記第２ソース拡散領域部７２Ｓとの境界面近傍には、上記ゲート電極１４の上記第２ソース拡散領域部７２Ｓ側の端部が位置する。 - 特許庁

Chapter 4, Scanning the Source Code, explains how you can feed this book through an optical scanner and regenerate the exact source code needed to build the software and the specialized gate array chip that we designed. 例文帳に追加

第４章 ソースコードのスキャンでは、この本を光学式のスキャナに通して、われわれの設計したソフトと、専用ゲートアレイチップをつくるためのソースコードを正確に再現する方法を説明している。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

In NMISFET, a gate insulating film 4n, an n-type gate electrode 5n and a second silicide film 11n are formed on a semiconductor substrate 1, and a first n-type source/drain area 6n is formed on the semiconductor substrate 1 positioned below the side of the n-type gate electrode 5n.例文帳に追加

ＮＭＩＳＦＥＴは、半導体基板１上にゲート絶縁膜４ｎ、ｎ型ゲート電極５ｎ及び第２のシリサイド膜１１ｎが形成され、ｎ型ゲート電極５ｎの側方下に位置する半導体基板１には第１のｎ型ソース／ドレイン領域６ｎが形成されている。 - 特許庁

Further, the amount of the electric charges implanted into the interface between the gate insulating layer 1 and organic semiconductor layer 2 varies according to the pressure applied to the gate insulating layer 1 at this time, so the current between the drain electrode 3 and source electrode 4 varies according to the pressure applied to the gate insulating layer 1.例文帳に追加

しかも、このときゲート絶縁層１に印加される圧力に応じて、ゲート絶縁層１と有機半導体層２との界面に注入される電荷の量が変化するため、ゲート絶縁層１に印加される圧力に応じてドレイン電極３及びソース電極４間の電流が変化する。 - 特許庁

In a two-transistor PMOS memory cell 40, having a PMOS floating gate (FG) transistor 40a and a PMOS selection gate (SG) transistor 40b, the drain of the FG transistor and the source of the selecting gate transistor are formed by a common P+ diffusion region 48 formed in an N-well 42.例文帳に追加

ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ（４０ａ）とＰＭＯＳ選択ゲート（ＳＧ）トランジスタ（４０ｂ）とを有する２トランジスタＰＭＯＳメモリセル（４０）において、ＦＧトランジスタのドレインとＳＧトランジスタのソースはＮ−ウェル（４２）内に形成された共通のＰ＋拡散領域（４８）により形成される。 - 特許庁

In the organic TFT comprising a gate electrode 2, a gate insulating layer 3, an organic semiconductor layer 5, a source electrode 6, and a drain electrode 7 on a substrate 1, the organic TFT including a fluorine-based polymer layer 4 is prepared at the interface between the gate electrode 3 and the organic semiconductor layer 5.例文帳に追加

基板上１にゲート電極２、ゲート絶縁層３、有機半導体層５、ソース電極６及びドレイン電極７を含む有機薄膜トランジスタにおいて、ゲート絶縁層３と有機半導体層５との界面にフッ素系高分子層４を含む有機薄膜トランジスタを提供する。 - 特許庁

The semiconductor device is provided with a channel layer 18 which is formed on a silicon substrate 10 and composed of SiGe whose thickness is 2-6 nm, a gate electrode 22 which is formed on the channel layer through a gate insulating film 20, and a source/drain diffusion layer 32 which is formed in both sides of the gate electrode.例文帳に追加

シリコン基板１０上に形成された、厚さ２〜６ｎｍのＳｉＧｅより成るチャネル層１８と、チャネル層上に、ゲート絶縁膜２０を介して形成されたゲート電極２２と、ゲート電極の両側に形成されたソース／ドレイン拡散層３２とを有している。 - 特許庁

A gate electrode 15 is formed via a gate oxidized film 14 on a prescribed channel region 13 on a semiconductor substrate 11 enclosed with an element isolation oxide film 12, and a source/drain diffusion layer 16 is formed on the both-side substrates, and the gate electrode 15 is coated with dielectric 17.例文帳に追加

素子分離酸化膜１２に囲まれた半導体基板１１上における所定のチャネル領域１３上にゲート酸化膜１４を介してゲート電極１５、その両側の基板上にはソース／ドレイン拡散層１６が形成されゲート電極１５は絶縁膜１７で覆われている。 - 特許庁

A semiconductor element 1 is constituted by stacking an interface level control layer 5, a semiconductor layer 4, a source electrode 2, a drain electrode 3, a gate electrode 7, a gate insulating film 6, and a substrate 8 in layers, the gate insulating film 6 being provided on one side surface of the interface level control layer 5.例文帳に追加

半導体素子１は、界面準位制御層５と、半導体層４と、ソース電極２と、ドレイン電極３と、ゲート電極７と、ゲート絶縁膜６と、基板８とを層状に積層してなり、界面準位制御層５の１側面にゲート絶縁膜６を設けて構成する。 - 特許庁

The differential amplifier voltage Vd is directly inputted from the differential amplifier stage 20 to a gate of the output transistor 41 and the intermediate voltage Vm is inputted from the amplifier stage 30 to a gate of the output transistor 42 so that a gate to source voltage in Off time may be reduced.例文帳に追加

出力トランジスタ４１のゲートには、差動増幅段２０からの差動増幅電圧Ｖｄが直接入力され、出力トランジスタ４２のゲートには、オフ時におけるゲート・ソース間電圧が低減されるように、増幅段３０からの中間電圧Ｖｍが入力される。 - 特許庁

The p-channel type field effect transistor comprises: a gate electrode GE2 arranged with a gate insulating film 3 interposed therebetween; and a source-drain region arranged inside a trench g2 provided in the silicon substrate 1 at both sides of the gate electrode GE2, and formed of SiGe having a larger lattice constant than that of Si.例文帳に追加

このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。 - 特許庁

The junction gate field effect transistor comprises n-type source impurity region 3 and drain impurity region 4 connected with the opposite sides of an n-type channel forming impurity region 2, and p-type gate impurity region 6 and gate electrode 9 formed in the surface side region in the channel forming impurity region 2.例文帳に追加

たとえばｎ型のチャネル形成不純物領域２の一方と他方に接続したｎ型のソース不純物領域３とドレイン不純物領域４、チャネル形成不純物領域２内の表面側領域に形成されたｐ型のゲート不純物領域６およびゲート電極９を有する。 - 特許庁

The gate electrode 7 is made via a gate insulating film 6 on the element formation region of the main surface of a p-type semiconductor substrate 1, and then semiconductor regions to serve as the source and the drain are made, self-alignedly to the gate electrode, in the element-forming regions of the substrate.例文帳に追加

ｐ型半導体基板１主面の素子形成領域上にゲート絶縁膜６を介してゲート電極７を形成した後、基板の素子形成領域にソース及びドレイン領域となる半導体領域１４，１５をゲート電極に対して自己整合的に形成する。 - 特許庁

Specifically, a gate current value of an n-channel transistor in which a channel region is formed by an oxide semiconductor is measured in a state where a voltage lower than the threshold voltage of the transistor is applied between a gate and a source, and a potential higher than that applied to the gate is applied to a drain.例文帳に追加

具体的には、酸化物半導体によってチャネル領域が形成されるｎチャネル型トランジスタのゲート及びソース間にトランジスタのしきい値電圧未満の電圧を印加し且つドレインにゲートに与えられる電位よりも高電位を与えた状態におけるゲート電流値の測定を行う。 - 特許庁

This chemical sensor includes a semiconductor layer where a body region is formed between a drain region and a source region, the sensitive film formed at the upper surface side of the body region, a gate insulation film formed at the under surface side of the body region, and a gate electrode formed at the under surface side of the gate insulation film.例文帳に追加

化学センサは、ドレイン領域とソース領域との間にボディ領域が形成された半導体層と、ボディ領域の上面側に形成された感応膜と、ボディ領域の下面側に形成されたゲート絶縁膜と、ゲート絶縁膜の下面側に形成されたゲート電極と、を具備する。 - 特許庁

The pulse power source has a constant duty ratio, and when (+) voltage is applied to the gate, electrons are emitted to the gate from an emitter composed of carbon nanotubes on the cathode electrode, and when (-) voltage is applied, electrons are emitted to the cathode electrode from the carbon nanotubes on a gate upper face.例文帳に追加

パルス電源は、一定デューティー比を有し、ゲートに（＋）電圧が印加されたときには、陰極電極上の炭素ナノチューブにより構成されたエミッターからゲートへ電子が放出され、（−）電圧が印加されたときには、ゲート上部面の炭素ナノチューブから陰極電極へ電子が放出される。 - 特許庁

Nitrogen in the interface between the semiconductor substrate 201 and the gate insulation film 205 prevents diffusion of boron from source and drain part 208 to suppress abnormal diffusion of boron, and simultaneously, the halogen element in the gate insulation film 205 serves to prevent the degradation of the characteristic of the interface of a channel and gate insulation film.例文帳に追加

半導体基板２０１とゲート絶縁膜２０５界面の窒素が、ソース・ドレイン部２０８からのボロンの拡散を防いで、ボロンの異常拡散を抑制すると同時に、ゲート絶縁膜２０５中のハロゲン元素がチャネル・ゲート絶縁膜の界面特性の劣化を防ぐ。 - 特許庁

Subsequently, a gate insulating film 5 is formed on the high resistance diamond layer 4, and protective films 6a and 6b are formed between a gate electrode forming region and a source electrode forming region and between the gate electrode forming region and a drain electrode forming region.例文帳に追加

次に、高抵抗ダイヤモンド層４上にゲート絶縁膜５を形成し、ゲート電極形成予定領域とソース電極形成予定領域との間及びゲート電極形成予定領域とドレイン電極形成予定領域との間に保護膜６ａ及び６ｂを形成する。 - 特許庁

The transducer has a photodiode and an insulation gate-type transistor; the embedded region 8 of high impurity concentration for collecting charges generated in the photodiode is arranged, in a well 13 below the gate electrode of the transistor; and the embedded region 8 is self-matched with the source side end part of the gate electrode 2.例文帳に追加

フォトダイオードと絶縁ゲート型トランジスタを有し、そのトランジスタのゲート電極下方のウエル１３内に、フォトダイオードで発生した電荷を集めるための高不純物濃度の埋め込み領域８を設け、その埋め込み領域８をゲート電極２のソース側端部に自己整合させる。 - 特許庁

A reference voltage for threshold voltage detection is supplied to the gate of the driver element 22 while the light emitting element 24 is off, as well as an almost equal voltage to the gate voltage is supplied to the source so as to detect the threshold voltage between the gate-drain electrodes and store in the static capacitor 23.例文帳に追加

発光素子２４がオフの状態で、閾値電圧検出基準電圧をドライバー素子２２のゲートに供給すると共に、ソースにゲート電圧とほぼ同一の電圧を供給してゲート・ドレイン電極間の閾値電圧を検出し、これを静電容量２３に蓄える。 - 特許庁

A transistor device device is characterized by: a channel (10) of p-type substantially transparent delafossite material; a source contact (12) interfaced with said channel (10); a drain contact (14) interfaced with said channel (10); a gate contact (16); and a gate dielectric (18) between said gate contact (16) and said channel (10).例文帳に追加

本発明のトランジスタ素子は、実質的に透明なｐ型のデラフォサイト材料からなるチャンネル（10）と、チャンネル（10）と相接されているソースコンタクト（12）と、チャンネル（10）と相接されているドレインコンタクト（14）と、ゲートコンタクト（16）と、ゲートコンタクト（16）とチャンネル（10）の間のゲート絶縁体（18）とからなることを特徴とする。 - 特許庁

In the transistor array panel 1, a plurality of gate lines 3 and a plurality of data lines 4 are insulated from each other and lie orthogonal to each other; a plurality of thin film transistors 5 is located at each intersection part of them; a gate 31 is connected to a gate line 3; and a source 37 is connected to a data line 4.例文帳に追加

トランジスタアレイパネル１においては、複数のゲートライン３と複数のデータライン４とが互いに絶縁されて直交し、これらの各交差部に複数の薄膜トランジスタ５がそれぞれ配置され、ゲート３１がゲートライン３に接続され、ソース３７がデータライン４に接続されている。 - 特許庁

A nonvolatile memory cell 1 includes a channel 5 constituted of an organic semiconductor, a gate insulating film 3 and a transistor structure constituted of a gate electrode, a source electrode and a drain electrode, and a trap 8 of carrier is formed on or near an interface of the channel 5 and the gate insulating film 3.例文帳に追加

不揮発性記憶素子１は、有機半導体からなるチャンネル５とゲート絶縁膜３とゲート電極とソース電極とドレイン電極とからなるトランジスタ構造を有し、チャンネル５とゲート絶縁膜３との界面又は界面近傍に、キャリアのトラップ８が形成されている。 - 特許庁

A series circuit of a high-side pull-down NMOS transistor 601 and a resistor R1 is connected between a gate and a source of a high-side NMOS power transistor 401, and a gate of the high-side pull-down NMOS transistor 601 is connected to a gate of a PMOS transistor 305 of a high-side pre-driver 300H.例文帳に追加

ハイサイドＮＭＯＳパワートランジスタ４０１のゲート・ソース間に、ハイサイドプルダウンＮＭＯＳトランジスタ６０１と抵抗Ｒ１の直列回路を接続し、そのハイサイドプルダウンＮＭＯＳトランジスタ６０１のゲートをハイサイドプリドライバ３００ＨのＰＭＯＳトランジスタ３０５のゲートに接続する。 - 特許庁

A series circuit of a low-side pull-down NMOS transistor 602 and a resistor R2 is connected between a gate and a source of a low-side NMOS power transistor 402, and a gate of the low-side pull-down NMOS transistor 602 is connected to a gate of a PMOS transistor 315 of a low-side pre-driver 300L.例文帳に追加

ローサイドＮＭＯＳパワートランジスタ４０２のゲート・ソース間に、ローサイドプルダウンＮＭＯＳトランジスタ６０２と抵抗Ｒ２の直列回路を接続し、そのローサイドプルダウンＮＭＯＳトランジスタ６０２のゲートをローサイドプリドライバ３００ＬのＰＭＯＳトランジスタ３１５のゲートに接続する。 - 特許庁

The organic thin film transistor comprises a substrate 1, a gate electrode 2, a gate insulation film 3, a source electrode 6, a drain electrode 5, and an organic semiconductor layer 4 wherein the gate insulation film 3 is a polyparaxylylene dielectric film having a film thickness of 50-410 nm.例文帳に追加

この発明の有機薄膜トランジスタは、基板１、ゲート電極２、ゲート絶縁膜３、ソース電極６、ドレイン電極５及び有機半導体層４を備え、ゲート絶縁膜３が膜厚４１０ｎｍ以下５０ｎｍ以上のポリパラキシリレン誘導体膜であることを特徴とする。 - 特許庁

The FET includes a gate electrode, a gate insulating layer, the semiconductor layer containing carbon nanotubes attached with conjugated polymer on at least a part of the surface thereof, a second insulating layer formed on the semiconductor layer at the side opposite to the gate insulating layer, a source electrode, and a drain electrode.例文帳に追加

ゲート電極、ゲート絶縁層、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブを含有する半導体層、該半導体層に対して前記ゲート絶縁層と反対側に形成された第２絶縁層、ソース電極およびドレイン電極を有する電界効果型トランジスタ。 - 特許庁

A unit cell has gate electrodes G having an open-loop structure formed on a semiconductor substrate 1, a fin-shaped drain region 2 formed in a region inside the gate electrodes G and a fin-shaped source region 3 formed in a region outside the gate electrodes G.例文帳に追加

ユニットセルは、半導体基板１上に形成された開ループ構造のゲート電極Ｇと、前記ゲート電極Ｇの内方となる領域にフィン状に形成されたドレイン領域２と、前記ゲート電極Ｇの外方となる領域に形成されたフィン状のソース領域３とを有する。 - 特許庁

The method for preparing the oxide thin film transistor having a substrate, a gate electrode, a gate insulating film, a source electrode, a drain electrode, and a semiconductor thin film includes a step for patterning the gate insulating film or the semiconductor thin film through the helicon plasma dry etching process.例文帳に追加

基板とゲート電極とゲート絶縁膜とソース及びドレイン電極と半導体薄膜とを含む酸化物薄膜トランジスタの製造方法において、ゲート絶縁膜又は半導体薄膜は、特定エッチングガスを使用するヘリコンプラズマ乾式工程を通じてパターン化されるステップを含んでいる。 - 特許庁

Isolation of a source region and a drain region is performed simultaneously with formation of a local interconnect by the gate electrode sidewall conductive film 120 by removing the gate electrode sidewall conductive film 120 appropriately through anisotropic etching selective for the gate electrode sidewall insulating film 119.例文帳に追加

このゲート電極側壁導電膜１２０をゲート電極側壁絶縁膜１１９に対して選択性のある異方性エッチングにより適宜除去することにより、ソース領域とドレイン領域との分離及びゲート電極側壁導電膜１２０による局所配線の形成が同時に行なわれる。 - 特許庁

A gate electrode 17 is disposed in a gate trench 15 formed on a silicon substrate 10, a top surface of the gate electrode 17 is coated with an interlayer dielectric 20, and the source electrodes 21 are disposed on the top surface of the interlayer dielectric 20 and above a top surface of the silicon substrate 10.例文帳に追加

シリコン基板１０に形成されたゲートトレンチ１５内にゲート電極１７が配置され、ゲート電極１７の上面が層間絶縁膜２０で被覆され、ソース電極２１が層間絶縁膜２０の上面およびシリコン基板１０の上面に配置されている。 - 特許庁

To provide a manufacturing method of a semiconductor storage device for realizing a multilayer gate insulating film capable of surely separating electric charges to a source and a drain, and trapping the electric charges even when adopting a micro-processed gate although the multilayer gate insulating film employs alumina for realizing excellent performance as a mirror flash memory.例文帳に追加

半導体記憶装置の製造方法に関し、ミラーフラッシュメモリとして優れた性能を実現させるアルミナを用いた多層ゲート絶縁膜でありながら、ゲートを微細化した場合でも、ソース側及びドレイン側に電荷を確実に分離してトラップすることが可能であるようにする。 - 特許庁

Also, an inductance L is connected between the single DC current source E of the gate driving circuit 17 and the gate side main terminal 16 of each of the triacs 14, and a sneak current from the main circuit 11 to the gate driving circuit 17 is suppressed when each of the triacs 14 ia made conductive.例文帳に追加

また、ゲート駆動回路１７の単一の直流電源Ｅと各々のトライアック１４のゲート側主端子１６との間にインダクタンスＬを接続し、各々のトライアック１４が導通したとき、三相誘導電動機主回路１１からゲート駆動回路１７側に回り込む電流を抑制する。 - 特許庁

The organic thin film transistor is equipped with a gate electrode 12, a gate insulating film 14, a source electrode 16, a drain electrode 18, and an organic semiconductor film 20, and moreover a threshold voltage control film 22 is provided between the gate insulating film 24 and the organic semiconductor thin film 20.例文帳に追加

有機薄膜トランジスタは、ゲート電極１２、ゲート絶縁膜１４、ソース電極１６、ドレイン電極１８、有機半導体膜２０とを有する有機薄膜トランジスタであって、ゲート絶縁膜１４と有機半導体薄膜２０との間に閾値電圧制御膜２２を有する。 - 特許庁

To provide a method for manufacturing plural transistors, which respectively have plural gate oxide films of different film thicknesses, without impairing their reliability to form the gate electrodes of the core parts of the transistors into a metallic gate structure, from request demands as the high- performance transistors and for realizing different power source drives on the same substrate.例文帳に追加

高性能トランジスタとしての要請よりコア部のゲート電極は金属ゲート構造とし、かつ、同一基板上に異なる電源駆動を実現するために、複数の異なる膜厚のゲート酸化膜を有する複数のトランジスタを、その信頼性を損なうことなく製造する方法を提供する。 - 特許庁

A gate insulation film 22 and a gate electrode 24 are provided oppositely to the channel area 12 with the gate insulation film 22 as a boundary, on the surface of the channel area 12, the source area 14, the drain area 16, the high-concentration impurity diffused layer 18 and the high-concentration impurity diffused layer 20.例文帳に追加

さらに、チャネル領域１２、ソース領域１４、ドレイン領域１６、高濃度不純物拡散層１８、及び高濃度不純物拡散層２０の表面上には、ゲート絶縁膜２２と、ゲート絶縁膜２２を境界として、チャネル領域１２と反対側にゲート電極２４とを有する。 - 特許庁

In the voltage source circuit, a first field effect transistor having a high-concentration n-type gate and a second field effect transistor having a heavily-doped p-type gate are connected in series to output a voltage depending on a difference of work functions of gate electrodes of the two field-effect transistors.例文帳に追加

本発明に係る電圧源回路では、高濃度ｎ型ゲートを有する第１の電界効果トランジスタと、高濃度ｐ型ゲートを有する第２の電界効果トランジスタとが直列に接続され、前記２つの電界効果トランジスタのゲート電極の仕事関数の差に依存する電圧を出力する。 - 特許庁

A drain or a source of the first transistor TR1 is connected to an input of the first logic gate LG1, the gate of the first transistor TR1 is connected to an output of the first logic gate LG1 and a data reading circuit 11 is connected only to one bit line BL.例文帳に追加

第１のトランジスタＴＲ１のドレイン又はソースと第１の論理ゲートＬＧ１の入力とが接続され、かつ第１のトランジスタＴＲ１のゲートと第１の論理ゲートＬＧ１の出力とが接続されており、更に片方のビット線ＢＬにのみデータ読み出し回路１１が接続される。 - 特許庁

This FET is provided with at least a gate electrode 202, a gate insulating film 203 formed in contact with the gate electrode 202, an organic semiconductor film 205 formed in contact with the insulating film 203, and at least one pair of source and drain electrodes (204 and 207) formed in contact with the semiconductor film 205 on a substrate 201 having an insulating surface.例文帳に追加

また、単結晶や微結晶の有機半導体膜を適用することなく、通常の蒸着膜や塗布膜を用いても十分に動作する有機ＦＥＴを作製することで、材料の選択幅が広く、かつ簡便に作製できる有機ＦＥＴを提供する。 - 特許庁

By a method of manufacturing transistor elements, the gate electrode 320 made of metal is formed on a transparent glass substrate 310, a transparent gate insulating layer 330 is formed on the gate electrode, further a conductive layer comprising an ITO, namely the origin of the source and drain electrodes 350, 360, is formed, and the upper surface of the conductive layer is covered with a negative resist layer.例文帳に追加

透明ガラス基板３１０上に金属からなるゲート電極３２０を形成し、その上に、透明なゲート絶縁層３３０を形成し、更に、ソース・ドレイン電極３５０・３６０の元になるＩＴＯからなる導電層を形成し、その上面をネガ型レジスト層で覆う。 - 特許庁

A semiconductor device comprises: a gate electrode 112 that is formed on an element region 101 of a semiconductor substrate via a gate insulating film 111; and source-drain regions 122 that are formed both sides of the gate electrode 112 in the element region 101 and contain an n-type impurity and carbon.例文帳に追加

半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。 - 特許庁

A forced interruption circuit 50 includes a short-circuit FET 51 connected between a gate and a source of a power MOSFET 14, and the gate of the short-circuiting FET 51 is connected to a ground terminal P5 via resistors 52, 24, and a voltage depending on a level Vgnd of the ground terminal P5 is given to the gate.例文帳に追加

強制遮断回路５０は、パワーＭＯＳＦＥＴ１４のゲート−ソース間に接続された短絡用ＦＥＴ５１を備え、このゲートには、抵抗５２及び上記抵抗２４を介してグランド端子Ｐ５に接続されており、このグランド端子Ｐ５の電位Ｖgndに応じた電圧がゲートに与えられる。 - 特許庁

A semiconductor device comprises a semiconductor substrate, a gate electrode provided on the semiconductor substrate, a source electrode and a drain electrode provided on the substrate so as to sandwich the gate electrode, and a recess provided under the edge of the gate electrode at least at the drain electrode side.例文帳に追加

本発明の実施形態は、半導体基板と、半導体基板上に設けられるゲート電極と、ゲート電極を挟んで半導体基板上に設けられるソース電極及びドレイン電極と、ゲート電極の少なくともドレイン電極側のエッジの下部に設けられるリセスと、を備える。 - 特許庁

The field effect type sensor is also equipped with a gate voltage application part 103 for applying a gate voltage which is common to each ISFET 101 to the back gate 11, and a detection part 104 for detecting a current between the source 112 and the drain 113 of each ISFET 101.例文帳に追加

また、本実施の形態における電界効果型センサは、ＩＳＦＥＴ１０１の各々に共通のゲート電圧をバックゲート１１に印加するゲート電圧印加部１０３、および，ＩＳＦＥＴ１０１の各々のソース１１２とドレイン１１３との間電流を検出する検出部１０４を備える。 - 特許庁

The p-channel type field effect transistor comprises: a gate electrode GE2 arranged with a gate insulating film 3 interposed therebetween; and a source-drain region arranged inside a trench g2 provided in the silicon substrate 1 at both sides of the gate electrode GE2, and formed of SiGe having a larger lattice constant than that of Si.例文帳に追加

このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。 - 特許庁