「instruction cache」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

If a cache miss occurs, the retrieval reception part 130 makes the retrieval instruction part 140 issue a retrieval execution instruction, and stores a retrieval result in the cache memory 110.例文帳に追加

キャッシュミスすれば検索指示部１４０に検索実行命令を発行させ、検索結果をキャッシュメモリ１１０に格納する。 - 特許庁

To obtain an alignment instruction cache(AIC) including plural instruction cache sectors wherein out-of-sequence blocks of instructions can be recorded.例文帳に追加

命令のアウト・オブ・シーケンス・ブロックをその中に記録することができる複数の命令キャッシュ・セクタを含む位置合わせ命令キャッシュ（ＡＩＣ）。 - 特許庁

To improve instruction cache access under presence of variable-length instructions.例文帳に追加

可変長命令の存在のもとで命令キャッシュアクセスを改善する。 - 特許庁

The predicted next instruction is estimably executed when being retrieved out of the instruction history cache.例文帳に追加

予測される次の命令は、命令履歴キャッシュから検索されるときに推測的に実行される。 - 特許庁

A processor core 3 is provided with an instruction fetch part 31 and an instruction decoding part 32 to execute pipeline processing of an instruction fetched from an instruction cache 1.例文帳に追加

プロセッサコア３は、命令フェッチ部３１および命令デコード部３２を備え、命令キャッシュ１からフェッチした命令のパイプライン処理を行う。 - 特許庁

An instruction cache 40 has cache blocks containing 1 or more compressed instructions in the program.例文帳に追加

命令キャッシュ４０は、プログラムの１つ以上の命令を圧縮して記憶する複数のキャッシュブロックを有する。 - 特許庁

In the case of a cache hit, the prefetch mechanism 6 and the data cache 3 do not execute anything to end instruction processing.例文帳に追加

キャッシュヒットの場合はプリフェッチ機構６及びデータキャッシュ３は何もせず命令処理を終了する。 - 特許庁

The processor executes a cache line fill instruction to the cache line corresponding to a designation address.例文帳に追加

そして、プロセッサは、指定アドレスに対応するキャッシュラインに対してキャッシュライン充填命令を実行する。 - 特許庁

A cache memory controlling part 8 transfers instruction codes needed to processing fully to an instruction cache memory 2 from an instruction code storage memory 4 on the basis of predecode results.例文帳に追加

キャッシュメモリ制御部８は、プリデコード結果を基にして、処理を行うために要する命令コードを命令コード記憶メモリ４から命令キャッシュメモリ２に充填する。 - 特許庁

Through this configuration, the instruction is temporarily read in a data cache and then transferred to be stored in the instruction cache without any instruction fetch.例文帳に追加

本発明の構成によれば、命令フェッチを行うことなく、命令を一旦データキャッシュに読み込んだ後に転送することで命令キャッシュに格納することができる。 - 特許庁

A cache load instruction is made usable for loading data located in the address of a main memory to the cache memory and the cache load instruction is used in fetching data estimated to be used from the address of the main memory to the cache memory.例文帳に追加

メインメモリのアドレスにあるデータをキャッシュメモリにロードさせるためのキャッシュロード命令が使えるようにし、このキャッシュロード命令により、使用が予想されるデータをメインメモリのアドレスからキャッシュメモリに取り込めるようにする。 - 特許庁

instruction cache effect to schedulability analysis of preemptive realtime systems 例文帳に追加

プリエンプティブ・リアルタイムシステムのスケジューラビリティ解析に対する命令キャッシュ効果 - コンピューター用語辞典

To improve the hit ratio of an instruction cache when an interpreter is executed.例文帳に追加

インタプリタ実行時における命令キャッシュのヒット率の向上を図る。 - 特許庁

Before the instruction is moved into an instruction cache, the instruction is compressed in a new form, and redundant generation of the selected sub instruction is deleted.例文帳に追加

命令が命令キャッシュ内に移動される前に、命令は新しい形式に圧縮されて、選択されたサブ命令の冗長な発生を削除する。 - 特許庁

After that, an instruction code after rewrite is fetched (S26), an instruction code after update is already stored in the instruction cache memory.例文帳に追加

その後、書換後の命令コードがフェッチされると（Ｓ２６）、命令キャッシュメモリにはすでに更新後の命令コードが格納されている。 - 特許庁

Updating an instruction cache in the case of the occurrence of a cache miss is achieved by copying contents of the shared memory corresponding to an address accessed by a DSP, to the instruction cache.例文帳に追加

キャッシュミスが発生した場合の命令キャッシュの更新は例えば、ＤＳＰがアクセスしたアドレスに対応する共有メモリの内容を命令キャッシュにコピーすることによって実現される。 - 特許庁

To allow an upper level (L1) cache to maintain coherency in a cache hierarchy of a processing unit of a computer system including a split instruction/ data cache.例文帳に追加

上位レベル（Ｌ１）キャッシュが命令／データ分割キャッシュを含むコンピュータ・システムの処理ユニットのキャッシュ階層で首尾一貫性を維持する。 - 特許庁

In several execution styles, an instruction history cache is used for storing the history data expressing the predicted next instruction among plural instructions stored in a memory and this instruction history cache is operated parallel with a secondary instruction cache so as to parallel retrieve the predicted next instruction and the real next instruction.例文帳に追加

いくつかの実施態様では、メモリに記憶されている複数の命令の予測される次の命令を表す履歴データを記憶するために命令履歴キャッシュが使用され、予測される次の命令と実際の次の命令が並列に検索できるように、この命令履歴キャッシュは二次命令キャッシュと並行して操作される。 - 特許庁

Thus, an instruction code cached in the instruction cache memory is fetched and an arithmetic operation is carried out (S28).例文帳に追加

このため、命令キャッシュメモリにキャッシュされている命令コードがフェッチされ、演算が実行される（Ｓ２８）。 - 特許庁

To provide a microprocessor for performing cache hit about both an unexecuted instruction and an executed instruction.例文帳に追加

未実行の命令と実行済みの命令の両方についてキャッシュヒットが可能なマイクロプロセッサを提供する。 - 特許庁

To provide a microprocessor using an instruction group and a cache mechanism matched with an instruction group format.例文帳に追加

命令グループ及び命令グループ・フォーマットに一致するキャッシュ機構を利用したマイクロプロセッサを提供する。 - 特許庁

The processor includes a plurality of multi-thread processor cores each of which has a data cache and an instruction cache.例文帳に追加

プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。 - 特許庁

Then, the loop cache controller (214) starts to accumulate instructions from an instruction pipe line to the loop cache memory (210).例文帳に追加

次いでループ・キャッシュ制御器（２１４）は命令パイプラインからループ・キャッシュメモリ（２１０）への命令の累積を開始する。 - 特許庁

The second storage device sets a cache resident area on its own cache memory according to the setting instruction.例文帳に追加

第２ストレージ装置は、当該設定指示に従い、自身のキャッシュメモリ上にキャッシュ常駐化領域を設定する。 - 特許庁

To make an instruction code and data, which should be reside, resident in a cache memory 3 to improve a cache hit.例文帳に追加

キャッシュヒットを向上させるために、常駐させるべき命令コードやデータをキャッシュメモリ３に常駐させる。 - 特許庁

When an instruction has a preliminary field, the instruction is stored in an instruction cache memory 101 from a memory 106 in such a manner that information created by predecoding the instruction code of the instruction using a predecoding computing element 100 is stored in the area of the instruction cache memory corresponding to the preliminary field.例文帳に追加

命令が予備フィールドを持つ場合に、命令をメモリ（１０６）から命令キャッシュメモリ（１０１）にストアする際、その命令の命令コードをプリデコード・演算器（１００）でプリデコードして生成した情報を命令キャッシュメモリの予備フィールド対応領域に格納する。 - 特許庁

A core instruction address read from the core instruction cache is compared with the fetch address of a core instruction by a core instruction address comparator 5 and is used to detect a patch object core instruction.例文帳に追加

このコア命令キャッシュから読み出されるコア命令アドレスは、コア命令アドレス比較器５にてコア命令の取り出しアドレスと比較され、パッチ対象コア命令の検出に利用される。 - 特許庁

To reduce an instruction cache mistake in an emulation by dynamic conversion method.例文帳に追加

動的変換方法によるエミュレーション時の命令キャッシュミスを低減する。 - 特許庁

INSTRUCTION LEVEL SIMULATOR FOR DETECTING CACHE SYNCHRONIZATION ILLEGALITY OF SELF REWRITING PROGRAM例文帳に追加

自己書き換えプログラムのキャッシュ同期不正を検出する命令レベルシミュレータ - 特許庁

The contents of the instruction cache are copied to a data cache (S35) and written (S37) to the memory by making the data cache usable in write-through mode (S36) to alter the contents of the data cache; and the altered contents are put back into the instruction cache (S41) to rewrite the contents of the instruction cache memory which normally cannot be rewritten.例文帳に追加

命令キャッシュの内容をデータキャッシュにコピーし（Ｓ３５）、データキャッシュをライトスルーモードで使用許可にして（Ｓ３６）メモリに書き込みを行なう（Ｓ３７）ことによって、データキャッシュの内容を変更し、変更された内容を命令キャッシュに戻す（Ｓ４１）ことにより、通常書き換えられない命令キャッシュメモリの内容の書き換えを可能とする。 - 特許庁

In this way, only the instruction of a desired instruction sequence can be executed on a cache line where a plurality of instruction sequences coexist.例文帳に追加

これにより、複数の命令列が混在したキャッシュラインにおいて目的の命令列の命令のみを実行していくことができる。 - 特許庁

In the processor having an instruction cache, a cache forcible mishit generating mechanism 4 is provided for forcibly outputting an instruction executed in the cache 1 as a cache mishit on the basis of particular information or a predetermined condition from the processor 2.例文帳に追加

命令キャッシュを持つプロセッサにおいて、プロセッサ２からの特定情報または所定の条件により、キャッシュ１で実行中の命令は強制的にキャッシュ・ミスヒットと出力するキャッシュ強制ミスヒット発生機構４を備えた。 - 特許庁

To provide a microcomputer capable of preventing unnecessary replacement of cache lines in an instruction cache and meaningless writing of cache lines.例文帳に追加

命令キャッシュにおけるキャッシュラインの無駄な置き換え及び無意味なキャッシュラインの書き込みが発生することを防止することができるマイクロコンピュータを提供する。 - 特許庁

A processor is provided with an execution pipe line and a cache memory having several held instruction words selected from a cache block and plural cache blocks.例文帳に追加

プロセッサは、実行パイプラインと、キャッシュブロックから選定されたいくつかに保持された命令ワードと共に複数のキャッシュブロックを含むキャッシュメモリとを有する。 - 特許庁

To rationalize the management of instructions in a cache in a processor 10 for filling the instructions of a program from a memory unit 25 to the cache, fetching an instruction from the cache, and executing the instruction.例文帳に追加

メモリ・ユニット２５からプログラムのインストラクションをキャッシュへフィルし、キャッシュからインストラクションをフェッチして、インストラクションを実行するプロセッサ１０において、キャッシュにおけるインストラクションの管理を合理化する。 - 特許庁

An instruction cache 3 outputs to the CPU core 6 a hit instruction in response to a request from the CPU core 6.例文帳に追加

命令キャッシュ３は、ＣＰＵコア６の要求に対してヒットした命令をＣＰＵコア６へ出力する。 - 特許庁

A decoding result of the instruction to be executed in the instruction executing part 1 is stored in a decoding result cache storage part 2.例文帳に追加

デコード結果キャッシュ格納部２は、命令実行部１において実行する命令のデコード結果が記憶される。 - 特許庁

The instruction expansion circuit expands compressed instruction data CID recovered from the compressed instruction data memory and forms program instructions which are supplied to the instruction cache.例文帳に追加

命令伸張回路は圧縮命令データメモリから回復された圧縮命令データＣＩＤを伸張して命令キャッシュに供給されるプログラム命令を形成する。 - 特許庁

An instruction analysis information storage area 13 included in a tag storage part 12 in the instruction cache 1 stores the instruction analysis information output from the instruction analysis part 2.例文帳に追加

命令キャッシュ１のタグ格納部１２内の命令解析情報記憶領域１３は、命令解析部２から出力された命令解析情報を記憶する。 - 特許庁

The advanced processor includes a plurality of multithreaded processor cores each having a data cache and instruction cache.例文帳に追加

最新型プロセッサは、それぞれがデータキャッシュおよび命令キャッシュを持っている複数のマルチスレッドプロセッサコアを備えている。 - 特許庁

When the second cache server receives a transfer instruction, it transfers the requested contents to a first cache server.例文帳に追加

前記第２のキャッシュサーバは、転送指示を受信すると、前記要求されたコンテンツを第１のキャッシュサーバへ転送する。 - 特許庁

To shorten latency in the case of a cache miss by making a start in advance of a cache memory reference instruction and performing data replacement.例文帳に追加

キャッシュメモリ参照命令の実行より先行して起動してデータリプレースを行い、キャッシュミス時のレーテンシを短縮する。 - 特許庁

A register file is used as the physical configuration element of a memory of an instruction cache tag.例文帳に追加

命令キャッシュタグのメモリの物理的構成要素としてレジスタファイルを用いる。 - 特許庁

When the CPU 2 processes a branch instruction, a comparator 7 determines whether or not the instruction of a branch destination is stored in an instruction cache memory 5.例文帳に追加

コンパレータ７は、ＣＰＵ２が分岐命令を処理するときに、命令キャッシュメモリ５に分岐先の命令が格納されているか否かを判定する。 - 特許庁

If an instruction queue miss signal is turned to '1' (an instruction queue miss is generated) when the instruction cache memory existence signal is '1' (an instruction cache memory exists), the clear signal is turned to '1' and the input and output pointers 5, 7 are cleared.例文帳に追加

命令キャッシュメモリ有無信号＝１の場合（命令キャッシュメモリが存在する場合）において、命令キューミス信号＝１となると（命令キューミスが発生すると）、クリア信号＝１となり、入力ポインタ５及び出力ポインタ７がクリアされ。 - 特許庁