「intermediate gate」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

A bottom insulating layer 14, a layer of a super-lattice structure having a sandwich structure in which intermediate insulating layers 16A, 16B are inserted into between electronic accumulated layers 15A, 15B and 15C, a top insulating layer 17, and a gate electrode 18 are laminated sequentially on the upper surface of a channel region.例文帳に追加

チャネル領域の上面に、ボトム絶縁層１４と、電子蓄積層１５Ａ，１５Ｂ，１５Ｃの間に中間絶縁層１６Ａ，１６Ｂを介挿させサンドイッチ構造とした超格子構造の層と、トップ絶縁層１７と、ゲート電極１８とを順次積層する。 - 特許庁

Since silicide reaction advances in the intermediate electrode part 7 and the lower electrode part 5 through opening parts 6a and 8a at the time of siliciding the upper electrode part 9 formed of the polycrystalline silicon film, advance of silicide reaction can be stopped before it reaches the gate insulating film 4.例文帳に追加

多結晶シリコン膜からなる上部電極部９がシリサイド化される際、開口部６ａ、８ａを介して中間電極部７および下部電極部５にシリサイド反応が進行するので、ゲート絶縁膜４に達する前にシリサイド反応の進行を停止できる。 - 特許庁

To release a carrier at high speed or low voltage or release the carrier with a small remaining quantity, the carrier being trapped in a discrete carrier trap site in the gate insulating film of a nonvolatile memory which comprises a bottom insulating film, an intermediate film, and a top insulating film.例文帳に追加

底部絶縁膜、中間膜、頂部絶縁膜からなる、不揮発性メモリのゲート絶縁膜内の離散化したキャリアトラップサイトへ捕獲されたキャリアを、高速ないし低電圧で放出する、または残量少なく放出することの少なくとも１つを実現する。 - 特許庁

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively.例文帳に追加

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。 - 特許庁

An injection-molded product 1 is equipped with a plurality of thin-walled members 2 and 2, the intermediate frame part 4 formed between a plurality of the thin-walled members 2 and 2 and the peripheral frame part 3 formed to the peripheries of a plurality of the thin-walled members 2 and 2 and a side gate 19 is arranged corresponding to the peripheral frame part 3.例文帳に追加

射出成形体１は、複数の薄肉部材２，２と、これら複数の薄肉部材２，２間に形成される中間枠部４と、複数の薄肉部材２，２の周囲に形成される周枠部３を備え、この周枠部３に対応してサイドゲート19を配置する。 - 特許庁

Further, pixel strings which are located on a line parallel to the y-axis and from which a luminance file is to be prepared are outputted by the number of the gradations of the luminance of the original image from the memory 1 storing digital original images via the output gate 1d and they are arranged in parallel with the y-axis to generate an intermediate image.例文帳に追加

また、デジタル原画像を記憶するメモリ１から出力ゲート１ｄを介して輝度プロファイルを作成したいｙ軸と平行なライン上にある画素列を原画像の輝度の諧調数分だけ出力し、それらをｙ軸と平行に並べて中間画像を生成する。 - 特許庁

When a voltage (e.g. +300V) corresponding to image information is applied to a control electrode at a flight control section 2, toner T charged with a specified polarity (e.g. negative polarity) passes through the gate of the flight control section 2 from a toner carrier 31 and adheres to an intermediate recording medium S on a counter electrode 11.例文帳に追加

画像情報に応じた電圧（例、＋３００Ｖ）が飛翔制御部２の制御電極に印加されると、所定の極性（例、負極性）に帯電したトナーＴはトナー担持体３１から飛翔制御部２のゲートを通過し、対向電極１１上の中間記録媒体Ｓに付着する。 - 特許庁

A transfer pulse TRG to be supplied to a transfer gate is switched between intermediate potential M and an L level by considering the pixel sharing structure so that the charge overflowing at the detection section of the thin-out row can be easily transferred to the pixel signal generation section side of the thin-out row in a thin-out read mode.例文帳に追加

間引き読出しモード時に、間引き行の検知部で溢れる電荷が、間引き行の画素信号生成部側に転送され易い状態となるように、画素共有構造に配慮しつつ、転送ゲートに供給する転送パルスTRG を中間電位ＭとＬレベルで切り替える。 - 特許庁

Then, a second Zr oxide film 33, which is an intermediate layer part or upper layer part of the gate insulating film, is formed on the first Zr oxide film 32 through reactive-sputtering, using the Zr target 20 in an atmosphere of the mixture gas comprising the Ar gas and O2 gas within the chamber.例文帳に追加

次に、チャンバー内をＡｒガスとＯ_2 ガスとの混合ガスの雰囲気にしながら、Ｚｒターゲット１０を用いて反応性スパッタリングを行なうことにより、第１のＺｒ酸化物膜３２上にゲート絶縁膜の中層部又は上層部となる第２のＺｒ酸化物膜３３を形成する。 - 特許庁

Pixel strings which are located on a line parallel to an x-axis and from which a luminance file is to be prepared are outputted by the portion of the number of the gradations of the luminance of the original image from a memory 1 storing digital original images via an output gate 1d and they are arranged in parallel with the x-axis to generate an intermediate image.例文帳に追加

デジタル原画像を記憶するメモリ１から出力ゲート１ｄを介して輝度プロファイルを作成したいｘ軸と平行なライン上にある画素列を原画像の輝度の諧調数分だけ出力し、それらをｘ軸と平行に並べて中間画像を生成する。 - 特許庁

The first and second memory element include respectively insulating layers 20 and 120, floating gates 22 and 122, third impurity diffused regions 15 and 25, and a common intermediate insulating layer 26, and a common control gate 28 connected to the first and second impurity diffused layers in common.例文帳に追加

第１および第２記憶素子１００はそれぞれ、ゲート絶縁層２０，１２０、フローティングゲート２２，１２２、選択酸化絶縁層２４，１２４、および第３不純物拡散層１５，２５を含み、かつ、共通の中間絶縁層２６、共通のコントロールゲート２８を有し、共通の第１および第２不純物拡散層１６，１４に接続されている。 - 特許庁

The controller 100 controls the gate voltage P7, in such a way as to make it become an intermediate voltage Vmean smaller than a threshold voltage Vth2 of the transistor Q2 and impresses it to the transistor Q2 during switching periods, around the time when the transistor Q1 is switched between a conducting state and a non-conducting state.例文帳に追加

制御部１００は、前記トランジスタＱ１が導通状態と非導通状態との間で切り替る時点の前後の切替期間において、ゲート電圧Ｐ７をトランジスタＱ２の閾値電圧Ｖｔｈ２よりも小さい中間電圧Ｖｍｅａｎとなるように制御してトランジスタＱ２に印加する。 - 特許庁

The oxide film 20 comprises a thick first oxide film under the gate electrode 30, a thin second oxide film extending from an outer edge of the source hole 50a, and a third oxide film which is disposed between the first oxide film and the second oxide film, and has an intermediate thickness between the first oxide film and the second oxide film.例文帳に追加

酸化膜２０は、ゲート電極３０下の厚い第１酸化膜と、ソース開孔５０ａの外縁から延伸する薄い第２酸化膜と、第１酸化膜と第２酸化膜との間に配置され、第１酸化膜と第２酸化膜との中間の厚さを有する第３酸化膜と、から構成される。 - 特許庁

When a positive or negative high voltage is applied to an input terminal 13, diodes 24, 25 clamp the received voltage to 6 V/-1 V, an intermediate voltage 3 V is applied to gates of FETs 17, 18, 21 and 22 to turn on/off the FETs 17-22 by a voltage between a gate potential and a source potential.例文帳に追加

入力端子１３に、正極性、または負極性の高電圧が印加された場合はダイオード２４，２５によってその電圧を６Ｖ，−１Ｖにクランプし、ＦＥＴ１７，１８，２１及び２２のゲートには中間電位３Ｖを印加しておき、これらのＦＥＴ１７〜２２をそのゲート電位とソース電位との電位差によってオンオフさせる。 - 特許庁

The drain of the fourth transistor TR 4 is connected to a second high level Vcc 2 higher than the sum of the first high level Vcc 1 and a threshold voltage of the first transistor, the source is connected to the intermediate node B, and the gate is connected to a third high level Vcc 3 higher than the sum of the second high level Vcc 2 and a threshold voltage of the fourth transistor.例文帳に追加

第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタ閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタ閾電圧との和より高い第３高電位Ｖｃｃ３側に接続している。 - 特許庁

Then the insulating material layer is removed secondarily by a normal wet etching method or a dry etching method, to a prescribed protruded thickness from the surface of the semiconductor substrate, namely a thickness equal to the insulating material layer which is removed at intermediate treatment process, after removing the CMP cut-off pattern and before forming a gate oxide film is left.例文帳に追加

次に、半導体基板の表面から所定の突出した厚さ、すなわち、ＣＭＰ遮断パターンを除去してからゲート酸化膜を形成する前までの中間処理工程時に除去される絶縁物質層の厚さに該当する厚さが残るまで絶縁物質層を通常のウェットエッチング法またはドライエッチング法により２次的に除去する。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process.例文帳に追加

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

The organic semiconductor device is equipped with an organic semiconductor layer, where carriers are high in mobility and which is pinched between a source electrode and a drain electrode and a gate electrode composed of, at least two intermediate electrode pieces which are enveloped in the organic semiconductor layer and arranged on, at least, two planes provided between the source electrode and the drain electrode juxtaposed as separate from each other.例文帳に追加

有機半導体素子はソース電極及びドレイン電極間に挟持されかつキャリア移動性を有する有機半導体層を備え、さらに、有機半導体層に包埋されかつソース電極及びドレイン電極間に離間して並設された少なくとも２つの平面の各々に配置されかつ膜厚方向において配置された少なくとも２つの中間電極片からなるゲート電極を有する。 - 特許庁

To provide an MOS transistor having a high drain breakdown voltage, small capacitance between a drain-source region and a gate electrode, and a high junction breakdown voltage of a channel stop and a source-drain region formed under a field oxide film, which are impossible in a conventional MOS transistor having an LDD structure and having an intermediate breakdown voltage structure capable of controlling the drain breakdown voltage.例文帳に追加

本発明は、従来のＬＤＤ構造を有するＭ０Ｓ型トランジスタでは不可能であったドレイン耐圧が大きく、ドレイン・ソース領域とゲート電極間の容量が小さく、フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを提供することを目的とする。 - 特許庁

The output drive circuit includes a transmission gate to output an intermediate potential to the input/output pad.例文帳に追加

内部データ信号Ｐ、ＸＮと第１の内部信号ｎ１とを受け取る前置駆動回路ＰＤ、ＰＤａと、前置駆動回路からの信号ｎ２、ｎ３を受け取る出力駆動回路ＯＤａと、出力駆動回路の出力部と電気的に接続された入出力パッドＰＡＤと、入出力パッドに第１の電位よりも高い電位が印加された場合に、前置駆動回路からの信号を第１の電位よりも高くして出力駆動回路をオフ状態にする第１の保護回路（Ｐ２、Ｐ５、Ｐ５ａ）と、第１の内部信号を第１の電位よりも高くして前置駆動回路をオフ状態にする第２の保護回路（Ｐ２、Ｐ７、Ｐ６、Ｐ６ａ）とを含み、出力駆動回路はトランスミッションゲートを含み、中間電位を入出力パッドに出力する。 - 特許庁