「intermediate gate」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

An AND gate 140 generates an output clock CLK_O from the second intermediate clock CLK_M2 and the mask signal MASK and outputs the output clock.例文帳に追加

ＡＮＤゲート１４０は、第２の中間クロックＣＬＫ＿Ｍ２とマスク信号ＭＡＳＫとから出力クロックＣＬＫ＿Ｏを生成し、出力する。 - 特許庁

An upper-layer titanium film 4 and an intermediate-layer aluminum film 3 of a gate electrode material layer are dry-etched, using Cl2 and BCl3.例文帳に追加

ゲート電極材料層における上層のチタン膜４および中間層のアルミニウム膜３のドライエッチングをＣｌ_2及びＢＣｌ_3を用いて行う。 - 特許庁

To provide a complementary metal-oxide semiconductor (CMOS) structure including an intermediate layer between a Si-containing gate electrode and a high-k gate dielectric, so that a threshold voltage and a flat-band voltage of the structure are stabilized.例文帳に追加

構造の閾値電圧及びフラットバンド電圧を安定化させることができる、Ｓｉ含有ゲート電極と高ｋゲート誘電体との間の中間層を含む相補型金属酸化物半導体（ＣＭＯＳ）構造 - 特許庁

A window comparator 70 outputs a signal of logic HIGH by determining that gate voltage Vge is the intermediate voltage between turn-on voltage of a switching element S*# and gate applied voltage VgH.例文帳に追加

ウィンドウコンパレータ７０は、ゲート電圧Ｖｇｅが、スイッチング素子Ｓ＊＃がオン状態に切り替わる電圧とゲート印加電圧ＶｇＨとの間の中間電圧であると判断されることで、論理「Ｈ」の信号を出力する。 - 特許庁

The differential amplifier voltage Vd is directly inputted from the differential amplifier stage 20 to a gate of the output transistor 41 and the intermediate voltage Vm is inputted from the amplifier stage 30 to a gate of the output transistor 42 so that a gate to source voltage in Off time may be reduced.例文帳に追加

出力トランジスタ４１のゲートには、差動増幅段２０からの差動増幅電圧Ｖｄが直接入力され、出力トランジスタ４２のゲートには、オフ時におけるゲート・ソース間電圧が低減されるように、増幅段３０からの中間電圧Ｖｍが入力される。 - 特許庁

An intermediate rib 33 is formed wider than a width between neighboring gate electrodes 35 and bridges between the neighboring gate electrodes and presses down a cathode side rib 34 arranged together with the gate electrodes in a direction of a cathode electrode 13 (a base plate 11).例文帳に追加

中間リブ３３は、隣り合うゲート電極３５の間隔より幅が広く形成されて隣り合う前記ゲート電極の間に跨り、ゲート電極３５とともにこれらの間に配置されるカソード側リブ３４を、カソード電極１３（基板１１）の方向に押さえつけるようにしている。 - 特許庁

One end 21e between counter ends 21e, 22e of the gate electrode structures 21, 22 facing each other is covered with an intermediate insulation film 24.例文帳に追加

ゲート電極構造２１，２２の互いに対向する対向端部２１ｅ，２２ｅのうちの一方の端部２１ｅは、中間絶縁膜２４によって被覆されている。 - 特許庁

A MOS transistor 102 receives a bias voltage VB by a gate thereof and suppresses an intermediate node potential VN1 so as not to break down the low-breakdown voltage transistor 101.例文帳に追加

ＭＯＳトランジスタ１０２は、バイアス電圧ＶＢをゲートに受け、低耐圧トランジスタ１０１が破壊されないように中間ノード電位ＶＮ１を抑制する。 - 特許庁

The drain of the third transistor TR 3 is connected to the intermediate node B, the source is connected to the low level Vss, and the gate is connected to the input node C.例文帳に追加

第３トランジスタＴｒ３は、ドレインが中間ノードＢに接続し、ソースが低電位Ｖｓｓ側に接続し、ゲートが入力ノードＣに接続している。 - 特許庁

The intermediate part 6 of the electrode terminal 1 connected with the gate electrode layer 8 is formed of a material having a specific resistance of 10-5000 μΩcm.例文帳に追加

また、ゲート電極層８に接続される電極端子１の中間部６を、１０〜５０００μΩｃｍの固有抵抗を有する材料により形成する。 - 特許庁

A drain of a transistor TR 4 is connected to a high level Vcc 2, a source is connected to the intermediate node D, and a gate is connected to a high level Vcc 3.例文帳に追加

トランジスタＴｒ４は、ドレインが高電位Ｖｃｃ２に接続し、ソースが中間ノードＤに接続し、ゲートが高電位Ｖｃｃ３に接続している。 - 特許庁

A drain of a transistor TR1 is connected to a high level Vcc 1, a source is connected to an output node A, and a gate is connected to an intermediate node B.例文帳に追加

トランジスタＴｒ１は、ドレインが高電位Ｖｃｃ１に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードＢに接続している。 - 特許庁

In addition, since intermediate voltage which is VHS-Vf(D14) is given to a gate of the transistor Q12, the transistors Q12 and Q11 share voltage VBS.例文帳に追加

また、トランジスタＱ１２のゲートにＶHS−Ｖｆ(D14)なる中間的な電圧が与えられているため、トランジスタＱ１２とＱ１１は電圧ＶBSを分担する。 - 特許庁

At least two of the layers of the floating gate are separated by an intermediate dielectric layer having predetermined thickness enabling direct tunnelling current between the layers.例文帳に追加

浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離している。 - 特許庁

Lower, intermediate and upper films 8, 9, 10 are formed in this order on a semiconductor substrate 1 to cover a gate structure 20 and offset spacers 5a, 5b.例文帳に追加

ゲート構造２０及びオフセットスペーサ５ａ，５ｂを覆って半導体基板１上に下層膜８、中層膜９及び上層膜１０を順に形成する。 - 特許庁

Each fine hole 5 passes through the insulating layer 3 and the gate electrode lines 4, and passes to a depth at an intermediate part of the cathode electrode lines 2.例文帳に追加

各微細孔５は、上記絶縁層３とゲート電極ライン４とを貫通し、カソード電極ライン２の中程に至る深さに形成されている。 - 特許庁

The reed contact point 16b is connected with the intermediate point between the PTC resistance 12 and the triac 14, and the reed contact point 16c is connected with the gate of the triac.例文帳に追加

リード接点１６ｂは、ＰＴＣ抵抗１２とトライアック１４との中間地点に接続され、リード接点１６ｃは、トライアックのゲートに接続される。 - 特許庁

When the upper mold 2 is separated from the intermediate mold 3, high pressure air 25 is ejected from the air supply mechanism 19 through the pipe line 16, the space 24, and the gate 12 to the sealing resin 22 so that the package 23 is ejected from the intermediate mold 3.例文帳に追加

更に、上型２が中間型３から離れる際に、エア供給機構１９が管路１６，空間２４，ゲート１２を経由して封止樹脂２２に高圧のエア２５を噴射して、中間型３からパッケージ２３を突き出す。 - 特許庁

Each unit element P has an intermediate conductor 51 including a gate electrode 511 and a driving transistor Tdr for controlling the amount of a current supplied from a power line 15 to a light emitting element E according to the potential of the gate electrode 511.例文帳に追加

単位素子Ｐは、ゲート電極５１１を含む中間導電体５１と、電源線１５から発光素子Ｅに供給される電流量をゲート電極５１１の電位に応じて制御する駆動トランジスタＴdrとを備える。 - 特許庁

The intermediate column has a column plate located between the gate portions, on which the fastener is assembled for supporting the gate portions, and a support having an upper portion mounted at the lower part of the column plate and a lower portion protruded downward from the column plate.例文帳に追加

中間柱は煽り部同士の間に位置し，煽り部を支持する留め具が組みつけられる支柱プレートと，該支柱プレートの下方に上部が取り付けられ，下部が支柱プレートから下方に突き出る支持体とからなる。 - 特許庁

The thin film transistor comprises a channel layer 130, having a specific shape, a temperature gradient inducer body 116, a gate insulating layer 134, a gate electrode 136, an intermediate insulating layer 138, a source electrode 140, and a drain electrode 142.例文帳に追加

薄膜トランジスタは、特定の形状を有するチャネル層１３０と、温度勾配誘導体１１６と、ゲート絶縁層１３４と、ゲート電極１３６と、中間絶縁層１３８と、ソース電極１４０と、ドレイン電極１４２を備えている。 - 特許庁

This floor plate of the underfloor storage type tail gate is divided into three parts of a base plate member 51, an intermediate plate member 52 and a tip plate member 53, and two folding-up/deploying hydraulic cylinders for respectively performing folding-up operation of the intermediate plate member 52 and the tip plate member 53, are arranged in the intermediate plate member 52.例文帳に追加

床下格納式のテールゲートのフロアプレートは、基部プレート部材５１、中間プレート部材５２及び先端プレート部材５３に３分割され、中間プレート部材５２と先端プレート部材５３との折り畳み操作等をそれぞれ行う２個の折り畳み・展開用油圧シリンダが、中間プレート部材５２に設置されている。 - 特許庁

The drain of the first transistor TR 1 is connected to a first high level Vcc 1, the source is connected to an output node A, and the gate is connected to the intermediate node B.例文帳に追加

第１トランジスタＴｒ１は、ドレインが第１高電位Ｖｃｃ１側に接続し、ソースが出力ノードＡに接続し、ゲートが中間ノードＢに接続している。 - 特許庁

A drain of a transistor TR1 is connected to a high level Vcc 1, a source is connected to an output node A, and a gate is connected to an intermediate node D via a capacitor C1.例文帳に追加

トランジスタＴｒ１は、ドレインが高電位Ｖｃｃ１に接続し、ソースが出力ノードＡに接続し、ゲートがキャパシタＣ１を介して中間ノードＤに接続している。 - 特許庁

For a preferred embodiment, the insulating intermediate layer comprises aluminum nitride or aluminum oxinitride, and the gate dielectric comprises a hafnium oxide, hafnium silicate, or hafnium oxinitride.例文帳に追加

好ましい実施形態においては、絶縁中間層は、窒化アルミニウム又は酸窒化アルミニウムであり、ゲート誘電体は、酸化ハフニウム、ケイ酸ハフニウム又は酸窒化ハフニウムシリコンである。 - 特許庁

A source electrode 107, a drain electrode 108, and a gate electrode 109 are provided above the third nitride semiconductor layer 104 via an intermediate layer 106.例文帳に追加

第三の窒化物半導体層１０４上には中間層１０６を介して形成されたソース電極１０７、ドレイン電極１０８、ゲート電極１０９が設けられている。 - 特許庁

In the photosensor, a first double-gate photosensor PSA becoming a light receiving part of the uppermost layer, a second double-gate photosensor PSB becoming a light receiver of an intermediate layer, and a third double-gate photosensor PSC becoming a light receiving part of the lowermost layer, are laminated and formed on one face side of a transparent insulating substrate SUB.例文帳に追加

フォトセンサは、透明な絶縁性基板ＳＵＢの一面側に、最上層の受光部となる第１のダブルゲート型フォトセンサＰＳＡと、中間層の受光部となる第２のダブルゲート型フォトセンサＰＳＢと、最下層の受光部となる第３のダブルゲート型フォトセンサＰＳＣと、が積層形成された構成を有している。 - 特許庁

To provide a buckling gate bar device which minimizes a projection around an intermediate portion of a gate bar that is to be buckled, does not form a space that may pinch a hand at the time of opening and closing the gate bar, and achieves safe use for a vehicle, a passenger, etc.例文帳に追加

中折れする中間部周辺の突出物を極力少なく抑えると共に、ゲートバーの開閉時に手を挟み込んでしまうような空間部が生じないように構成することによって、車両や通行人等に対して安全に使用できるように工夫した中折れ式ゲートバー装置を提供する。 - 特許庁

When the signals SW1 and SW2 are supplied to the circuit 26, the switches SW2 are ON controlled while switches SW1a and SW1b are OFF controlled, gate columns of gate column pair of the decoder 27 are short-circuited and the potentials of the gate columns become an intermediate level between the 'H' level and an 'L' level.例文帳に追加

スイッチ制御信号ＳＷ１、ＳＷ２が電荷回収回路２６に供給されると、スイッチＳＷ１ａ、ＳＷ１ｂがＯＦＦ制御されている間にスイッチＳＷ２がＯＮ制御されて、ＲＯＭデコーダ２７の各ゲート列対のゲート列間がショートし、各ゲート列は“Ｈ”レベルと“Ｌ”レベルの中間レベルの電位となる。 - 特許庁

First, a fused resin is injected from a resin injecting gate 8 in a cavity bottom 10 into a resin molding cavity 7 formed in the intermediate mold 3, and next the resin 20 attached to the gate entrance 19 is projected from the cavity side to be removed by a gate punch mechanism 22 for projecting along a center line 21 in the injection direction of the fused resin in the gate 8.例文帳に追加

まず、前記した中間型３に設けた樹脂成形用のキャビティ７内に前記キャビティ底面１０に設けた樹脂注入用ゲート８から溶融樹脂を注入し、次に、前記ゲート８における溶融樹脂の注入方向の中心線２１に沿って突き出すゲートパンチ機構２２にて前記ゲート口１９に付着した樹脂２０を前記キャビティ７側から突き出して除去する。 - 特許庁

The second conductive part 44b protrudes from the first conductive part 44a toward the center of the trench gate 40 when viewed from above, and an end part of the second conductive part 44b does not exceed an intermediate position 43 between a lateral face and the center 41 of the trench gate 40.例文帳に追加

第２導電部４４ｂは、平面視したときに、第１導電部４４ａからトレンチゲート４０の中央に向けて突出しており、その端部はトレンチゲート４０の側面と中央４１の間の中間位置４３を越えていない。 - 特許庁

The lower, intermediate and upper films 8, 9, 10 are partly removed to expose the semiconductor substrate 1, and side wall spacers are formed through the offset spacer 5a on the side face of the gate structure 20, including the lower, intermediate and upper films 8, 9, 10.例文帳に追加

そして、下層膜８、中層膜９及び上層膜１０を部分的に除去して半導体基板１を露出させ、ゲート構造２０の側面上に下層膜８、中層膜９及び上層膜１０を含むサイドウォールスペーサをオフセットスペーサ５ａを介して形成する。 - 特許庁

The shift registers 5R include a dummy additional stage SR0 which is arranged in front of the leading stage SR1, supply a shift pulse R0 being outputted from the stage SR0 to a first NAND1 of the intermediate gate circuit section and outputs a proper intermediate pulse A from the first stage.例文帳に追加

シフトレジスタ５Ｒは先頭段ＳＲ１の前に配されたダミーの追加段ＳＲ０を含んでおり、これから出力されたシフトパルスＲ０を中間ゲート回路部の第一段ＮＡＮＤ１に供給して、第一段から正規の中間パルスＡを出力する。 - 特許庁

A gate driver 28 of a liquid crystal display device 10 temporarily boosts gate signals to an intermediate voltage VDD from a reference voltage VO and then, boosts the voltage VDD to a writing voltage Vgh so that the size of the residual is made small and no writing shortage is generated.例文帳に追加

液晶表示装置１０のゲートドライバ２８は、ゲート信号を基準電圧Ｖ０から中間電圧ＶDDに一旦上昇させた後、書き込み電圧Ｖghに上昇させることによって、なまりを小さくすることができ、書き込み不足が生じない。 - 特許庁

After resin injection, the top part 11 and the intermediate part 12 are separated from a bottom part, the support plate 52 is moved forward inside the top part 11, the pin 55 is dashed into the gate 36, and thereby an unwanted resin part alone inside the gate 36 is separated surely from encapsulating resin inside a cavity 21.例文帳に追加

樹脂注入後、上型１１，中間型１２を下型から離間させ、支持板５２を上型１１内で前進させ、ピン５５をゲート３６に突入させ、これにより、キャビティ２１内の封止樹脂からゲート３６内の不要樹脂部のみを確実に分離する。 - 特許庁

The I/O thick film gate oxide film 3 in the low leak transistor forming region Tr1 is removed to intermediate depth, and etching is performed until the I/O thick film gate oxide film 3 in the high speed transistor forming region Tr3 is removed on the whole.例文帳に追加

その後、低リークトランジスタ形成領域Ｔｒ１におけるＩ／Ｏ用厚膜ゲート酸化膜３が途中の深さまで除去され、高速トランジスタ形成領域Ｔｒ３におけるＩ／Ｏ用厚膜ゲート酸化膜３が全体的に除去されるまでエッチングを行う。 - 特許庁

The metal gate electrode having a structure in which a work function control layer 5 containing N etc., an intermediate layer 6 containing Si or Al, and a low resistance layer 7 of MoN layer etc. are laminated through a gate insulating film 4 is formed on a semiconductor substrate 2.例文帳に追加

半導体基板２上に、ゲート絶縁膜４を介して、Ｎ等を含有する仕事関数制御層５、ＳｉまたはＡｌを含んだ中間層６、およびＭｏＮ層等の低抵抗層７が積層された構造を有するメタルゲート電極を形成する。 - 特許庁

The gate line GL in an unselected state is set to a low voltage with which the TFT elements 16 and 18 can sufficiently be turned off and the gate line GL# in the unselected state is set to an intermediate voltage between the highest voltage and the lowest voltage which are applied through the data line DL.例文帳に追加

非選択状態のゲート線ＧＬは、ＴＦＴ素子１６，１８を十分ターンオフ可能な低電圧に設定され、非選択状態のゲート線ＧＬ♯は、データ線ＤＬ上を伝達される最高電圧および最低電圧の中間電圧に設定される。 - 特許庁

Further, a second CMOS logic circuit 14 operated at a voltage between the intermediate level and the ground level drives the gate of an NMOS TR Qn11 of the charging/discharging control circuit 11.例文帳に追加

また、中間電位とグランド電位との間の電圧で動作する第２のＣＭＯＳ論理回路１４によって充放電制御回路１１のＮＭＯＳトランジスタＱｎ１１のゲートを駆動する。 - 特許庁

The strain gauge attaching member 12 whose top is formed so that the intermediate portion thereof is lifted to a position above a top of a front wheel 1 is formed into a gate shape as a whole.例文帳に追加

歪みゲージ取り付け部材１２は、その中間部が前車輪１の最上部より上に位置するように持ち上げられて頂部を形成しており、全体に門形形状をなす。 - 特許庁

The gate 205 and the source 211 are covered with a dielectric layer 213 of intermediate height, and the source 211, the main body region 210, and the P-type diffused region 212 are connected together with a source metal 215.例文帳に追加

中間の高さの誘電体層２１３でゲート２０５及びソース２１１を覆い、更にソース金属２１５でソース２１１、本体領域２１０及びＰ拡散領域２１２を接続する。 - 特許庁

Threshold value of the MOS transistor can be varied by applying a voltage to the dielectric capacitor 104 and storing charges on the intermediate electrode and the gate electrode 109 thereof.例文帳に追加

この構成により、電圧を印加して誘電体キャパシタ１０４の中間電極とゲート電極１０９とに電荷を蓄積し、ＭＯＳトランジスタの閾値を変化させることができる。 - 特許庁

A CoxSiy (x≥y) intermediate reaction layer is formed on a diffusion layer 6 and a gate silicon film 4 in self-aligning way, by intermittently depositing first and second Co films 7a and 7b while the silicon substrate 1 of a MOS transistor 10, in which the diffusion layer 6 constituting a source-drain region and the gate silicon film 6 constituting a gate electrode are formed is heated.例文帳に追加

ソース・ドレイン領域である拡散層６及びゲート電極であるゲートシリコン膜４が形成されたＭＯＳトランジスタ１０のシリコン基板１を加熱しながら第１Ｃｏ膜７ａ及び第２Ｃｏ膜７ｂを間欠的に堆積して、拡散層６及びゲートシリコン膜４上にＣｏ_xＳｉ_y（ｘ≧ｙ）の中間反応層を自己整合的に形成する。 - 特許庁

A low-concentration region 25 kept in contact with the active layer 22, an intermediate region 24, a drain region 23d, an intermediate region 24, and a low-concentration region 25 are arranged in the substrate 2 in this sequence in the direction of a line extending from the gate electrode 29 to the drain electrode 28.例文帳に追加

また、基板２内において、ゲート電極２９からドレイン電極２８に向かう方向に、活性層２２に接する低濃度領域２５と、中間領域２４と、ドレイン領域２３ｄと、中間領域２４と、低濃度領域２５とがこの順に配置されている。 - 特許庁

To efficiently remove a resin 20 attached to a gate entrance 19 of an intermediate mold 3 when a board 5 mounting electronic parts 4 is molded by resin sealing by use of a three-sheet metal mold composed of a fixed cope 1, a movable drag 2 and the intermediate mold 3 (cavity plate).例文帳に追加

固定上型１と可動下型２と中間型３（キャビティプレート）とから成る三枚型の金型を用いて電子部品４を装着した基板５を樹脂封止成形するとき、前記中間型３のゲート口１９に付着した樹脂２０を効率良く除去する。 - 特許庁