「memory array」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

To provide a semiconductor memory device which has a higher performance and a less power consumption than the conventional one by suppressing an off leak current in dummy cells arranged in the periphery of a memory cell array.例文帳に追加

メモリセルアレイの外周部に配置されたダミーセルのオフリークを抑制することで、従来に比べ高性能、低消費電力の半導体記憶装置を提供する。 - 特許庁

Word line drive circuits (2R, 2L) are arranged face to face on both sides of a memory cell array (1) and word line drivers are alternately arranged to memory cell lines in each word line drive circuit.例文帳に追加

メモリセルアレイ（１）の両側にワード線ドライブ回路（２Ｒ，２Ｌ）を対向して配置し、各ワード線ドライブ回路には、ワード線ドライバをメモリセル行に対して交互に配置する。 - 特許庁

A bit line of a memory cell array 1 is provided with a page buffer 2 for holding data of one page to be written in a non-volatile memory cell selected by a page address signal.例文帳に追加

メモリセルアレイ１のビット線には、ページアドレス信号により選択される不揮発性メモリセルに書き込むべき１ページ分のデータを保持するためのページバッファ２が設けられる。 - 特許庁

Access to each memory cell of a memory array 110 is made by an boosted voltage obtained by boosting the supply voltage of a battery 195 through a boosting circuit 190.例文帳に追加

メモリセルアレイ１１０の各メモリセルへのアクセスは、バッテリ１９５の電源電圧が昇圧回路１９０によって昇圧された昇圧電圧によって行われる。 - 特許庁

A data array part 11A has a memory 11AA including a plurality of first word lines and a first sense amplifier, a DQ buffer 11AB performs write-in/read-out for the memory 11AA.例文帳に追加

データアレイ部１１Ａは複数の第１ワード線と第１センスアンプを含むメモリ１１ＡＡを有し、ＤＱバッファ１１ＡＢはメモリ１１ＡＡに対し書き込み／読み出しを行う。 - 特許庁

After switching to an array reading mode of the flash memory is ended, the flash memory outputs an interruption signal to a processor through an interruption output terminal B.例文帳に追加

フラッシュメモリのアレイ読み出しモードへの切り替えが終了した後、このフラッシュメモリは、割り込み出力端子［Ｂ］を通じてプロセッサに割り込み信号を出力する。 - 特許庁

The memory system is equipped with a memory cell array 1, a bit line switch 4, first and second page buffers 2 and 3, a column switch 5, and an error correction circuit 11, and control circuits 7, and 10.例文帳に追加

記憶システムは、メモリセルアレイ１、ビット線スイッチ４、第１，第２のページバッファ２，３、カラムスイッチ５、エラー訂正回路１１及び制御回路７，１０を備えている。 - 特許庁

To provide a semiconductor memory in which increase of current consumption is suppressed, a word line of a memory cell array is boosted with a low cost, and destruction of a word can be prevented.例文帳に追加

消費電流の増加を抑え、低コストでメモリセルアレイのワード線を昇圧してワードの破壊を防止することができる半導体記憶装置を提供する。 - 特許庁

To provide memory cell array structure of a non-volatile semiconductor memory unit, which can read data more quickly in the case of high-speed random access and accessing data of a small number.例文帳に追加

高速のランダムアクセス及び少数のデータをアクセスする際により速くデータを読み取ることができる不揮発性半導体メモリ装置のメモリセルアレイ構造を提供すること。 - 特許庁

For this memory cell, a data register array 15 is provided inside a RAM provided with a memory cell group 1, and data corresponding to different ROW addresses are held simultaneously and accessed on a register.例文帳に追加

メモリセル群１を有するＲＡＭ内にデータレジスタアレイ１５を設け、同時に異なるＲＯＷアドレスに対応するデータを保持し、レジスタ上でアクセスすることを可能とする。 - 特許庁

A high-density twin MONOS memory device integrating a twin MONOS memory cell array and CMOS logic device circuit consists of two fabrication methods.例文帳に追加

本発明のツインＭＯＮＯＳメモリセルアレイおよびＣＭＯＳ論理素子回路を集積した高密度ツインＭＯＮＯＳメモリ素子は、２つの製造方法から構成される。 - 特許庁

The memory system comprising the plurality of chips is configured as a memory system module in which the chips are stacked and wired by a ball grid array (BGA) and chip bonding.例文帳に追加

これら複数のチップからなるメモリシステムを、各チップが相互に積層して配置され、ボールグリッドアレイ(BGA)やチップ間のボンディングによって配線されたメモリシステム・モジュールとして構成する。 - 特許庁

An address control circuit 33 couples the input bank selection address to the in-bank address and forms a memory-cell array address designating a certain position inside the memory-cell address 21.例文帳に追加

アドレス制御回路３３は入力されたバンク選択アドレスとバンク内アドレスとを結合して、メモリセルアレイ２１内の任意の位置を指定するメモリセルアレイアドレスを形成する。 - 特許庁

A memory cell array 1 is configured by disposing a memory cell MC including one pair of cross-connected inverters INV1 and INV2 at each intersection of word lines WL and bit lines BL, /BL.例文帳に追加

メモリセルアレイ１は、一対のインバータＩＮＶ１、ＩＮＶ２を交差接続してなるメモリセルＭＣをワード線ＷＬとビット線対ＢＬ、／ＢＬとの交点に配列してなる。 - 特許庁

Concretely, in the memory, the relieving processing of the defective cell is executed by executing the cell check of a sector different from an access sector in an erasure/write-in processing cycle to a memory cell array 11.例文帳に追加

具体的には、メモリ・セル・アレイ１１への消去・書き込み処理サイクルにおいて、アクセス・セクタと異なるセクタのセル検査を実行し、不良セルの救済処理が実行される。 - 特許庁

An integrated circuit memory device includes a memory cell array which is configured to write N data bits in parallel and a write data path which is configured to serially receive 2N data bits from an external terminal.例文帳に追加

集積回路メモリ装置は、Ｎ個のデータビットを並列に書き込むメモリセルアレイと外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路を含む。 - 特許庁

To minimize wiring length between a memory block and a logic module in designing of a semiconductor integrated circuit for overlapping a memory array chip and a logic module chip to each other.例文帳に追加

メモリアレイチップと論理モジュールチップとを重ね合わせる半導体集積回路の設計において、メモリブロックと論理モジュールとの間の配線長を最小化すること。 - 特許庁

A sense amplifier circuit which reads out data from a memory cell by one bit line is located and laid out in a space formed between memory cell array so as to utilize its area effectively.例文帳に追加

メモリセルからのデータを１本のビット線により読み出すセンスアンプ回路をメモリセルアレイの中間にできるスペースに配置レイアウトすることで面積の有効活用が図られる。 - 特許庁

To provide an integrated circuit apparatus including a memory cell array block in which power consumption at the time of erasing operation can be lightened, and memory resources can be utilized effectively.例文帳に追加

消去動作時の消費電力を軽減することができ、かつ、メモリ資源を有効に活用することが可能なメモリセルアレイブロックを含んだ集積回路装置を提供する。 - 特許庁

The NAND cell block 1 of a memory cell array comprises NAND cells in which a plurality of memory cell transistors MC are connected in series between a bit line BL and a source line SL.例文帳に追加

メモリセルアレイのＮＡＮＤセルブロック１は、複数のメモリセルトランジスタＭＣがビット線ＢＬとソース線ＳＬの間に直列接続されたＮＡＮＤセルにより構成される。 - 特許庁

To provide a semiconductor memory device in which only sub word line in a selected memory cell array partial block can be selected, and to provide a word line selecting method.例文帳に追加

選択されたメモリセルアレー部分ブロック内のサブワードラインのみを選択することができる半導体メモリ装置の提供並びにワードライン選択方法を提供する。 - 特許庁

The number of division of the memory cell arrays Way0 and Way1 is same in a row direction, but in a column direction, that of the memory cell array Way0 is more than the other.例文帳に追加

メモリセルアレイＷａｙ０及びＷａｙ１の分割数は、ロウ方向において同一であるが、カラム方向においてメモリセルアレイＷａｙ０の方が多い。 - 特許庁

This semiconductor memory device includes a memory cell array having a first block for preserving first system data and a second block for preserving second system data in the same as the first system data.例文帳に追加

半導体メモリ装置は、第１システムデータを保存する第１ブロックと第１システムデータと同一の第２システムデータを保存する第２ブロックとを有するメモリセルアレイを含む。 - 特許庁

A data latch circuit 100 holds data read out from a memory cell group in a memory cell array 106 specified by a row address included in an address ADDU in a read-mode.例文帳に追加

データラッチ回路１１０は、リードモードにおいて、アドレスＡＤＤＵに含まれる行アドレスで指定されるメモリセルアレイ１０６内のメモリセル群から読み出されたデータを保持する。 - 特許庁

To provide a nonvolatile semiconductor memory device capable of performing satisfactory data writing to, reading from and erasing for a memory array irrespective of the situation of access to each block.例文帳に追加

各ブロックへのアクセス状況に関わらず、メモリアレイに対して良好にデータ書込、読込、および消去を実行できる不揮発性半導体記憶装置を提供する。 - 特許庁

The word line decoder 103 changes the address of each memory cell constituting the memory cell array 101 by this information, and reverses a writing order at the time of writing operation.例文帳に追加

ワード線デコーダ１０３はこの情報によってメモリセルアレイ１０１を構成する各メモリセルのアドレスを変更し、書き込み動作時の書き込み順を反転させることができる。 - 特許庁

A plurality of protocol generators access the same memory block, a great number of streams are generated by a single copy from contents located in the large-scale memory buffer array.例文帳に追加

複数のプロトコルスタックジェネレータが同じメモリブロックにアクセスすることで、多くのストリームを大規模メモリバッファアレイにあるコンテンツからのシングルコピーで生成することができるようになる。 - 特許庁

An orthogonal memory 80 for converting an array of system bus data (DTV) and arithmetic data (DTH) is disposed between a system bus interface and a memory cell mat for storing the arithmetic data.例文帳に追加

システムバスインターフェイスと演算用データを格納するメモリセルマットの間に、システムバスデータ（ＤＴＶ）と演算用データ（ＤＴＨ）の配列を変換する直交メモリ（８０）を設ける。 - 特許庁

To provide a semiconductor memory performing selectively self-refresh operation in a part of a memory bank and a various mechanism performing partial array self-refresh operation.例文帳に追加

メモリバンクの一部分のセルフリフレッシュ動作を選択的に実行する半導体メモリ装置、並びに部分アレーセルフリフレッシュ動作を実行する多様なメカニズムを提供する。 - 特許庁

A memory cell array is disposed in an area other than a wiring area for buffering, and the wiring for buffering is constituted in the same wiring layer as the wiring comprising the functions of the memory macro.例文帳に追加

メモリセルアレイは、バッファ用の配線領域以外の領域に配置され、バッファ用の配線は、メモリマクロの機能を構成する配線と同一の配線層に形成される。 - 特許庁

The flash memory controller also includes programmable wait state registers 138, and a password register 140 providing separate passwords for different portions of the flash memory array.例文帳に追加

フラッシュメモリコントローラは、また、プログラム可能な待機状態レジスタ１３８及びフラッシュメモリ列の異なる部分のための別々のパスワードを提供するパスワードレジスタ１４０を含む。 - 特許庁

To provide an NAND flash memory capable of executing some control in parallel, such as reading or writing, for two different blocks of a single memory array.例文帳に追加

１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることが可能なＮＡＮＤ型フラッシュメモリを提供する。 - 特許庁

To solve such a problem that increment of a rewriting time and deterioration of reliability are caused by occurrence of variation of rewriting speed in accordance with a position of a memory cell in a nonvolatile memory cell array.例文帳に追加

不揮発性メモリセルアレイ内のメモリセル位置に応じて書き換え速度のばらつきが発生することで、書き換え時間の増大や、信頼性の悪化が起こる。 - 特許庁

In a memory cell array 1, a memory cell range being a unit of data erasion is made one block, and assembly of one block to plurality of blocks is made one core and the plurality of cores are arranged.例文帳に追加

メモリセルアレイ１は、データ消去の単位となるメモリセル範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数コアが配列される。 - 特許庁

In a memory cell array 1, a plurality of cores are arranged, wherein a memory cell range used as a unit for data erasure is made one block, and a set of one or a plurality of blocks is made one core.例文帳に追加

メモリセルアレイ１は、データ消去の単位となるメモリセル範囲を１ブロックとし、１乃至複数のブロックの集合を１コアとして複数コアが配列される。 - 特許庁

In a memory cell array 1, a plurality of memory cells, which store n values (where n is a natural number ≥2) made by first, second and to n-th states, is arranged in matrix.例文帳に追加

メモリセルアレイ１は、第１、第２乃至第ｎの状態からなるｎ値（ｎは２以上の自然数）を記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

Each of memory units 4a-4n handled as an independent partition is provided with an address generation part 6 including an address counter 22 independently from a data ID part 2 and a memory array 7.例文帳に追加

独立したパーティションとして扱うメモリユニット4ａ〜４ｎに、データＩＤ識別部５およびメモリアレイ７と共に独立にアドレスカウンタ２２を含むアドレス生成部６を設ける。 - 特許庁

The memory array consisting of memory cells is configured for storing the image data in a distributed manner to facilitate read operations in the one or more rotation modes.例文帳に追加

メモリ・セルからなるメモリ・アレーは１つ以上の回転モードにおいて読み取りオペレーションを容易にするために画像データを分散した形で格納するように構成されている。 - 特許庁

This device is provided with a memory cell array and an information changing circuit, an the information changing circuit is provided with a register for storing outside depth information outputted from a memory controller.例文帳に追加

メモリセルアレイ及び情報変更回路を備え、情報変更回路は、前記メモリコントローラから出力される外部深さ情報を貯蔵するレジスターを備える。 - 特許庁

A memory array region 401 and a control region 402 are placed such that the two regions are in contact with each other and have a convex shape when viewed from above.例文帳に追加

メモリアレイ領域４０１と制御領域４０２が接し、かつ平面から見て凸形状で配置されている。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array, a first wiring, a second wiring and a control circuit.例文帳に追加

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第１配線、第２配線、及び制御回路を有する。 - 特許庁

To a word line WL1 of an MC array 1, memory cells corresponding to data input terminals (DQ2 and DQ3) are connected.例文帳に追加

ＭＣアレイ１のワード線ＷＬ１には、データ入力端子（ＤＱ２、ＤＱ３）に対応するメモリセルが接続されている。 - 特許庁

A synchronous type SRAMS1 storing data in a memory array 1 is operated in synchronizm with rise of a clock signal CK.例文帳に追加

メモリアレイ１にデータを記憶する同期型ＳＲＡＭＳ１は、クロック信号ＣＫの立ち上がりに同期して動作する。 - 特許庁

A column address buffer 18 generates a column address Yj for a memory cell array 22 according to a column address control signal ϕ3.例文帳に追加

列アドレスバッファ１８は列アドレス制御信号φ３に従ってメモリセルアレイ２２に対する列アドレスＹｊを生成する。 - 特許庁

In a memory array 1, a leading address 0 for storing an important data is allocated overlapping with blocks BLK0, BLK8, BLK17.例文帳に追加

メモリセルアレイ１は、重要なデータを格納するための先頭アドレス０がブロックＢＬＫ０，ＢＬＫ８，ＢＬＫ１７に重複して割り付けられている。 - 特許庁