「memory array」に関連した英語例文の一覧と使い方(61ページ目) - Weblio英語例文検索

A VPP generating circuit 100 included in a semiconductor integrated circuit comprises a VPP dividing circuit 10 dividing boosting voltage VPP, a VDDA dividing circuit 11 dividing array voltage supplied to a memory cell array region, a VREFD generating circuit 12 generating reference voltage VREFD based on an output of the VDDA dividing circuit 11, and a comparator section 13 comparing reference voltage VREFD with voltage VPPn outputted by the VPP dividing circuit 10.例文帳に追加

本発明に係る半導体集積回路に含まれるＶＰＰ発生回路１００は、昇圧電圧ＶＰＰを分割するＶＰＰ分割回路１０、メモリセルアレイ領域に供給するアレイ電圧を分割するＶＤＤＡ分割回路１１、ＶＤＤＡ分割回路１１の出力に基づき基準電圧ＶＲＥＦＤを発生するＶＲＥＦＤ発生回路１２、および基準電圧ＶＲＥＦＤとＶＰＰ分割回路１０の出力する電圧ＶＰＰｎとを比較するコンパレータ部１３とを含む。 - 特許庁

Thereby, since the layout of an internal power source circuit in the interface circuit 1 can be designed by adjusting to half the power consumption of a chip, wiring width of a power source wiring can be reduced, and also chip size can be reduced by dispersing power consumption to independent internal power sources according to the division of the unit memory cell array.例文帳に追加

このようにすれば、チップの消費電力の１／２に合わせてインタフェース回路における内部電源回路のレイアウトを設計することができるので電源配線の配線幅を小さくすることができ、また上記単位メモリセルアレイの分割に応じて消費電力を独立の内部電源に分散することにより、チップサイズの縮小を図ることが可能になる。 - 特許庁

A solid identification code output circuit 5 having an unrewritable code pattern for identifying a display device 1 is formed on an array substrate 2, so that the solid identification code can be outputted without using an IC tag or a memory can be prevented from being separated from the main body of the display device 1 and being altered.例文帳に追加

表示装置１を識別するための書き換え不可能なコードパターンを有する固体識別コード出力回路５をアレイ基板２上に形成するようにしたことで、ＩＣタグやメモリを用いることなく、固体識別コードを出力することができ、固体識別コードの表示装置１本体からの分離および改ざんを防止することが可能となる。 - 特許庁

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction.例文帳に追加

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 - 特許庁

The method includes the steps of: selecting one constraint condition from a plurality of constraint conditions; calculating a plurality of repair methods based on the one constraint condition; and repairing the main memory cell array 2 using spare columns 3-1 to 3-4 based on an optimum repair method selected from the plurality of repair methods.例文帳に追加

複数の制約条件から１つの制約条件を選択するステップと、その１つの制約条件に基づいて複数の救済方法を算出するステップと、その複数の救済方法から選択された最適救済方法に基づいて、スペアカラム３−１〜３−４によりメインメモリセルアレイ２を救済するステップとを備えている。 - 特許庁

The semiconductor memory chip constituting the multi-chip package comprises a cell array, a register having sector information to be erased, an address clock driver generating simultaneously an address clock signal in multi-chip respectively, a counter generating successively addresses, a core driver performing erasing operation for the sector, and a control circuit controlling these components.例文帳に追加

マルチチップパッケージを構成する半導体メモリチップは、セルアレイと、消去するセクタ情報を有するレジスタと、マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、アドレスを順次に発生するカウンタと、該当セクタに対する消去動作を実行するコアドライバと、これら構成要素を制御する制御回路とを含む。 - 特許庁

In formation of the opening in the first conductive film, a remaining part after the opening in the first conductive film is formed is connected to the second conductive film formed to be electrically connected to an active region on the active region in a semiconductor substrate positioned in a region outside the memory cell array forming region.例文帳に追加

第１の導電膜における開口部の形成は、第１の導電膜における開口部形成後の残存部分が、メモリセルアレイ形成領域の外部領域に位置する半導体基板中の活性領域上にて、活性領域と電気的に接続されるように形成された第２の導電膜と接続されるように行なわれる。 - 特許庁

Scan data inversion by a pixel array designating means 7, data selection for multi-path by an image selection designating means 5, multi-path data packing and overlap processing by a logical arithmetic means 4 are combined with respect to image data read from a memory 20 so that scan data generation for an ink jet head can be quickly and flexibly executed by hardware.例文帳に追加

メモリ２０から読み出した画像データに対して、画素配列指定手段７によるスキャンデータ反転、画素選択指定手段５によるマルチパス用データ選択、マルチパスデータパッキング、論理演算手段４によるオーバーラップ処理を組み合わせることでインクジェットヘッド用のスキャンデータ生成をハードウェアで高速、かつ、柔軟に行うことができる。 - 特許庁

To provide a data rewriting method improving deterioration in write and erasing speed when continuously rewriting data of a cross point type memory cell array of a variable resistance element of which the electric resistance is varied by applying electric stress, control of a resistance value of the variable resistance element after write and erasure is facilitated, and high reliability can be attained.例文帳に追加

電気的ストレスの印加により電気抵抗が変化する可変抵抗素子のクロスポイント型メモリセルアレイのデータを連続的に書き換える場合の書き込み及び消去速度の劣化を改善し、書き込み及び消去後の可変抵抗素子の抵抗値の制御を容易化し、高い信頼性を実現可能なデータ書き換え方法を提供する。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

A delay control part 210 and a delay control part 220 which transmit control signals ZRDHO, ZRDLO for making data output from a data output circuit 240 at different time in response to the order of data to be outputted when performing the burst readout of the data of a memory array 100, are provided in an IO buffer 150.例文帳に追加

メモリセルアレイ１００のデータをバースト読出しする際、データ出力回路２４０からデータを出力させるための制御信号ＺＲＤＨ０および制御信号ＺＲＤＬ０を、出力されるデータの順番に応じて、異なる伝播時間で伝達する遅延制御部２１０と遅延制御部２２０とを入出力バッファ１５０内に設ける。 - 特許庁

The control part determines whether write data have already been written to the disk array system about a storage area subject to writing designated by a write command received from the computer, and if no write data have been written about the storage area subject to writing, receives write data according to the write command to store the write data in the cache memory.例文帳に追加

制御部は、計算機から受信したライトコマンドで指定されるライト対象の記憶領域について、既にライトデータがディスクアレイシステムに書き込まれているか否かを判断し、ライト対象の記憶領域についてライトデータが未だ書き込まれていない場合に、前記ライトコマンドに従ってライトデータを受信して、ライトデータをキャッシュメモリに格納する。 - 特許庁

The device includes: a memory cell array; the error detection and correction circuit performing error detection and correction of read data; and a buffer register that is provided for temporarily storing read data and data to be written and set, such that the number of data bits is a multiple of the number of data bits containing a check bit for processing error detection and correction by the error detection and correction circuit.例文帳に追加

メモリセルアレイと、読み出しデータのエラー検出と訂正を行なうエラー検出訂正回路と、読み出しデータ及び書き込みデータを一時格納するために設けられた、データビット数が前記エラー検出訂正回路によるエラー検出訂正処理の際のチェックビットを含めたデータビット数の整数倍に設定されたバッファレジスタとを備える。 - 特許庁

When an input voltage decision circuit 24 decides that an input voltage exceeds a prescribed voltage, a control circuit 25 of a positive polarity power source selection circuit 22 turns on a first switch SW1 and turns off a second and third switches SW2 and SW3 to supply the input voltage through the first switch SW1 to the memory cell array 21.例文帳に追加

正極性電源選択回路２２の制御回路２５は、入力電圧判定回路２４が入力電圧が所定電圧を越えたと判定すると、第１のスイッチＳＷ１をオンして第２,第３のスイッチＳＷ２,ＳＷ３をオフすることにより、上記入力電圧を第１のスイッチＳＷ１を介してメモリセルアレイ２１に供給する。 - 特許庁

Then, a column address R is decoded to the decoded result different from the decoded result of the column address W at writing in the column decoders 103C1-103C4, the pixels stored in the memory cell array 5 are read corresponding to the decoded result and the arrangement of the read pixels is rotated in the rotation circuit 142 and outputted.例文帳に追加

そして、列デコーダ１０３Ｃ_1乃至１０３Ｃ_4において、列アドレスＲが、書き込み時における列アドレスＷのデコード結果とは異なるデコード結果にデコードされ、そのデコード結果にしたがい、メモリセルアレイ５に記憶された画素が読み出され、その読み出された画素の並びが、ローテーション回路１４２においてローテーションされて出力される。 - 特許庁

The memory device is provided with a multilevel cell array including a plurality of multilevel cells, a programming unit for programming a first data page in the plurality of multilevel cells and a second data page in the multilevel cell where the first data page is programmed, and a program level stabilization unit for stabilizing a program level of the first data page or the second data page.例文帳に追加

本発明の実施形態に係るメモリ装置は、複数のマルチレベルセルを含むマルチレベルセルアレイと、複数のマルチレベルセルに第１データページをプログラムし、第１データページがプログラムされたマルチレベルセルに第２データページをプログラムするプログラミング部と、第１データページまたは第２データページに対するプログラムレベルを安定化するプログラムレベル安定化部とを備えることができる。 - 特許庁

The disk array controller includes a data pattern identifying logic unit 30 for identifying a write data pattern from the host computer and read data patterns, from the cache memory and the disk unit, a command generator 31 for commanding, based on the data pattern identified by the data pattern identifying logic unit 30, and a command analyzer 32 for analyzing the command, to generate an original data pattern.例文帳に追加

ホストコンピュータからの書き込みデータのパターン、およびキャッシュメモリ部とディスク装置からの読み出しデータのパターンを識別するデータパターン識別論理部３０と、データパターン識別論理部３０により識別されたデータパターンに基づいてコマンド化するコマンド生成部３１と、コマンドを解析し、元のデータパターンを生成するコマンド解析部３２とを備えた。 - 特許庁

The data array circuit processes received data in order to store received video data in the memory as odd segments corresponding to even segments so that the even segments are associated with data from even field lines, the odd segments are associated with data from odd field lines and the data of one pixel are defined by a pair of an even segment and an odd segment.例文帳に追加

データ配列回路は受信したビデオデータを偶数セグメントと対応する奇数セグメントとしてメモリに格納するために受信データを処理し、偶数セグメントは偶数フィールドの線からのデータに関連付けられ、奇数セグメントは奇数フィールドの線からのデータに関連付けられ、一対の偶数セグメント及び奇数セグメントが１画素のデータを定義する。 - 特許庁

In a test mode, a data transmission period can be set shorter than that at the time of normal data read-out operation and a test time of read-out data in a test mode can be shortened by controlling each of latch circuits of N pieces of an output circuit by a latency setting circuit to be operable, and outputting read-out data from a memory array.例文帳に追加

テストモードにおいて、出力回路のＮ個のラッチ回路の各々をレイテンシ設定回路で制御して動作状態とし、メモリアレイから読出データを出力することによりデータ伝達期間を通常のデータ読出動作時よりも短く設定することができ、テストモードにおける読出データのテスト時間を短縮することができる。 - 特許庁

When two data of double data specification outputted from the same output terminal at the same cycle are read out from a memory cell array, by providing a delay circuit at one side of a sense amplifier enable-signal /SAE, a sense amplifier 1 and a sense amplifier 2 are activated, timing at which two data are sensed is deviated, peak current flowing in the sense amplifier 1 and the sense amplifier 2 is deviated.例文帳に追加

ダブルデータレート仕様で、同一出力端子から同一サイクルに出力する２個のデータをメモリセルアレイから読み出す際に、センスアンプイネーブル信号／ＳＡＥの一方に遅延回路を設けることにより、センスアンプ（１）、センスアンプ（２）を活性化して２個のデータをセンスするタイミングをずらし、センスアンプ（１）、センスアンプ（２）に流れるピーク電流をずらす。 - 特許庁

In the auxiliary cell array 2, write-in and read-out of 1/2 VBLH is performed for the memory cell, decision by majority of sense output of an auxiliary sense amplifier circuit 9 is performed by a decision by majority circuit 11, a high level potential VDWLH supplied to a dummy word line driving circuit 5 is generated by a VDWLH generating circuit 13 in accordance with the result.例文帳に追加

補助セルアレイ２において、メモリセルに１／２ＶＢＬＨの書き込みと読み出しを行い、多数決回路１１により補助センスアンプ回路９のセンス出力の多数決をとって、その結果に応じてＶＤＷＬＨ発生回路１３によりダミーワード線駆動回路５に供給される高レベル電位ＶＤＷＬＨを発生させる。 - 特許庁

The receiver has at least one memory 118 or 120 and has an addressable storage array, which stores a sequence of data samples included in a time-division multiplexed signal and outputs the stored data samples as a sequence of data groups from channels, and each data group includes samples from one of the channels.例文帳に追加

本発明による受信機は、少なくとも１つのメモリ（１１８，１２０）を有し、各々、時分割多重化信号に含まれるデータ・サンプルのシーケンスを格納し、格納したデータ・サンプルを複数のチャネルからデータ・グループのシーケンスとして出力するアドレス可能記憶アレイを有し、各データ・グループが複数のチャネルの１つからの複数のサンプルを含む。 - 特許庁

In the method for fabricating a dynamic random access memory having a data storage capacitor structure and a data transfer gate, a dummy gate member 13 wider than the transfer gate 12 is formed together with the transfer gate 12 contiguously to the end of an array of the transfer gate 12 prior to a step for forming the capacitor structure 16 on the transfer gate 12 through an interlayer dielectric.例文帳に追加

データ蓄積用のキャパシタ構造及びデータのトランスファゲートを有するダイナミックランダムアクセスメモリの製造に関し、トランスファゲート１２上方に層間絶縁膜１２を介してキャパシタ構造１６を形成する前の工程において、トランスファゲート１２配列の端部に隣接してトランスファゲート１２より幅広のダミーゲート部材１３をトランスファゲート１２と共に形成する。 - 特許庁

A frequency multiplication circuit 17 counts, by a counter data latch circuit, time equivalent to the period of a reference clock signal PREF on the basis of an oscillation signal RCK outputted from a ring oscillator, generates multiplication clock signals POUT from the counting data and multiplication number setting data by using DCO and supplies them to CPU 12, a memory 13 and a gate array 14.例文帳に追加

周波数逓倍回路１７は、リングオシレータより出力される発振信号ＲＣＫに基づいて、基準クロック信号ＰREF の周期に相当する時間をカウンタ・データラッチ回路によりカウントし、そのカウントデータと逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯにより生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。 - 特許庁

A disk array controller 10 is equipped with host directors 161 and 162 which are provided respectively one in each of hosts 121 and 122, and conduct I/O processing in disk drives 141 and 142 by controlling I/O requests from the hosts 121 and 122 and with a shared memory 18 which is shared by the host directors 161 and 162, and comprises a disk cache.例文帳に追加

ディスクアレイ制御装置１０は、ホスト１２１，１２２に一つずつ設けられるとともにホスト１２１，１２２からのＩ／Ｏ要求を制御してディスクドライブ１４１，１４２とのＩ／Ｏ処理を実行するホストディレクタ１６１，１６２と、ホストディレクタ１６１，１６２に共用されるとともにディスクキャッシュを構成する共用メモリ１８とを備えたものである。 - 特許庁

At the time of writing, a data size detection circuit 7 detects the size of compressed data inputted from the external based on compression information added to compressed data and indicating the size of compressed data, a data I/O circuit 6 and an instruction decoder 5 are driven only for a period necessary for writing operation to write the compressed data in a memory cell array 2.例文帳に追加

データサイズ検出回路７は書込み時に圧縮データに付加されかつ圧縮後のデータの大きさを示す圧縮情報を基に外部から入力される圧縮データの大きさを検出し、書込み動作に必要な期間だけデータ入出力回路６及び命令デコーダ５を動作させてメモリセルアレイ２に圧縮データを書込む。 - 特許庁

To prevent an interval between ReRAM elements from becoming against the rule, by adding a simple alteration to the arrangement structure of electrodes(vias) and the ReRAM elements concerning a ReRAM, by working by applying a predefined working rule to a memory cell selection transistor array to be refined, and also by working by applying another working rule to the ReRAM elements.例文帳に追加

ＲｅＲＡＭに関し、電極（ビア）及びＲｅＲＡＭ素子の配置構造に簡単な改変を加え、微細化すべきメモリセル選択トランジスタアレイには所要の加工ルールを適用して加工し、且つ、ＲｅＲＡＭ素子には別の加工ルールを適用して加工することを可能にし、ＲｅＲＡＭ素子の間隔がルール違反にならないようにする。 - 特許庁

The method includes a step of programming data in a memory cell array included in the nonvolatile data storage device using a page buffer selected from among a plurality of page buffers included in the nonvolatile data storage device, and a step of performing a setup operation for loading data using another page buffer, which is different from the page buffer selected during the programming.例文帳に追加

不揮発性データ保存装置の内部に備えられた複数個のページバッファのうち選択された一つのページバッファを通じて、不揮発性データ保存装置の内部に備えられたメモリセルアレイにデータをプログラミングするステップと、プログラミングが行われる間に、選択されたページバッファではない他のページバッファを通じてデータをローディングさせるセットアップ動作を行うステップとを含む。 - 特許庁

The first memory cell array contains a lower electrode 38 formed in a striped shape, an upper electrode 36 formed in the striped shape in the direction crossed with the electrode 38, the ferroelectric capacitors 34 arranged at least at the crossed section of the electrode 38 and the electrode 36, and a buried insulating layer 32 formed between the mutual capacitors 34.例文帳に追加

第１メモリセルアレイは、ストライプ状に形成された下部電極３８と、下部電極３８と交叉する方向にストライプ状に形成された上部電極３６と、下部電極３８と、上部電極３６との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。 - 特許庁

In the case of read-out processing of a specific word, a defective bit replacement processing circuit 104 outputs READ DATA for x bits except data on the defective cells from RAW READ DATA for x+y bits of the specific word in the memory cell array 102 based on FAIL DATA which is position information of the defective cells of the specific word in the position information storage part 103.例文帳に追加

指定ワードの読み出し処理の場合、不良ビット代替回路１０４は、位置情報記憶部１０３内の指定ワードの不良セルの位置情報であるＦＡＩＬ ＤＡＴＡに基づいて、メモリセルアレイ１０２内の指定ワードのｘ＋ｙビット分のＲＡＷ ＲＥＡＤ ＤＡＴＡから不良セルのデータを除いたｘビット分のＲＥＡＤ ＤＡＴＡを出力する。 - 特許庁

The first memory cell array 30 includes a lower electrode 36 formed into a stripe shape, an upper electrode 38 formed in a stripe shape in a direction intersecting the lower electrode 36, a ferroelectric capacitor 34 arranged at the intersecting portion of the lower electrode 36 and the upper electrode 38, and an embedded insulation layer 32 formed between the ferroelectric capacitors 34.例文帳に追加

第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３６と、下部電極３６と交叉する方向にストライプ状に形成された上部電極３８と、下部電極３６と、上部電極３８との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。 - 特許庁

A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.例文帳に追加

ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁

The liquid container comprises the antenna 102, a memory array 103B which holds individual information of the ink tank such as ink color information or the like, a light emitting part 101 such as an LED or the like, and a control circuit 103A as a control unit which controls lighting and extinction of the light of the light emitting part 101 according to the individual information.例文帳に追加

液体収納容器は、アンテナ１０２と、インクの色情報等インクタンクの個体情報を保持するメモリーアレイ１０３Ｂと、ＬＥＤ等の発光部１０１と、前記個体情報に応じて前記発光部１０１の点灯・消灯を制御する制御部である制御回路１０３Ａとを備えることによりインクタンクが正しい位置に装着されたか否かの検知が可能となる。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

The semiconductor storage device includes: a reference voltage creating circuit 10 for generating a plate voltage to be supplied to a memory cell array; a plate voltage supplying terminal 20 for supplying the plate voltage from the outside; and a switching circuit 30 for switching the supply of the plate voltage from the plate voltage creating circuit and the supply of the plate voltage from the outside through the above plate voltage supplying terminal.例文帳に追加

メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。 - 特許庁

This semiconductor memory has a bus section and a latch section, the bus section and the latch section are coupled to a corresponding block sense amplifier in the block sense amplifier array to reduce the required number of main data line, plural cell data provided respectively from the block sense amplifier are received in parallel, and they are transmitted in series to a corresponding one main data line in time division manner.例文帳に追加

この半導体メモリ装置は、パス及びラッチ部を有し、該パス及びラッチ部は、前記メインデータラインの必要個数を減らすため、前記ブロックセンスアンプアレイ内の対応するブロックセンスアンプと連結されており、前記ブロックセンスアンプからそれぞれ提供される前記複数個のセルデータを並列に受信し、対応する一つのメインデータラインに時分割的に直列伝送する。 - 特許庁

The nonvolatile semiconductor memory device is provided with the memory array structure.例文帳に追加

縞状に配置された、直線形状を有するドレイン拡散層およびソース拡散層１０，１２と、縞状に配置された、直線形状を有する素子分離領域１４と、拡散層１０，１２、素子分離領域１４に直交し、縞状に配置された、直線形状を有する制御ゲート１８と、制御ゲート１８と平行に、かつ、縞状に配置された、直線形状を有するソース配線用金属配線層２０ａと、ドレイン拡散層１０それぞれと接続する、孤立する島形状を有するドレイン接続用金属配線層２０ｂとから成るメモリセルアレイ構造を備えた不揮発性半導体メモリである。 - 特許庁

The NAND flash memory device includes: a cell array including a plurality of pages; a page buffer storing program data of the plurality of pages; a data storage circuit providing program verification data to the page buffer; and a control unit programming the plurality of pages without program verification operation and performing a program verification operation on the plurality of pages by using the program verification data.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は、複数のページを有するセルアレイと、前記複数のページのプログラムデータを格納するページバッファと、プログラム検証データを前記ページバッファに提供するためのデータ格納回路と、プログラム検証動作なしに前記複数のページをプログラムし、前記プログラム検証データを用いて前記複数のページに対するプログラム検証動作を行うための制御ユニッと、を含む。 - 特許庁

Concerning the semiconductor integrated circuit having a memory cell array 1, plural word lines 2, plural bit lines 8, a selector circuit 3 and plural sense amplifiers 4, this circuit is provided with plural sense amplifier enable signal lines 5 respectively individually connected to the plural sense amplifiers and a sense amplifier activate signal generating circuit 6 for independently outputting a sense-amplifier-enable signal at arbitrary timing.例文帳に追加

メモリセルアレイ１と、複数のワード線２と、複数のビット線８と、セレクタ回路３と、複数のセンスアンプ４とを有する半導体集積回路において、複数のセンスアンプのそれぞれに個別に接続される複数のセンスアンプイネーブル信号線５と、複数のセンスアンプイネーブル信号線５に接続されて、独立的に任意のタイミングでセンスアンプイネーブル信号を出力するセンスアンプ活性化信号発生回路６とを備える。 - 特許庁

In the interface unit body 20, a control CPU 40 that is a control means reads the ID data 15 at the time of initialization such as power input to determine the type of the module unit 10 installed, reads transmitting or receiving configuration data from a memory 30 according to the type, and downloads it, for example, to FPGA (field programmable gate array), thereby configuring the FPGA (control processing).例文帳に追加

そして、インタフェースユニット本体２０では、制御手段である制御用ＣＰＵ４０が、このＩＤデータ１５を電源投入等の初期化時に読み込んで、装着されているモジュールユニット１０の種別を判断し、この種別に応じて送信用又は受信用の前記コンフィグレーションデータをメモリ３０から読み出して、例えばＦＰＧＡにダウンロードすることによりＦＰＧＡを構成する（制御処理）。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁