「memory array」に関連した英語例文の一覧と使い方(51ページ目) - Weblio英語例文検索

A dummy pattern to be preliminarily included in the design pattern is produced not in the whole memory cell array which contains not only a memory cell part but a sense-up part and a decoder part, but in an individual block unit by using CAD tools so as to obtain a desired pattern form of the transfer pattern after exposure.例文帳に追加

露光後の転写パターンを所望のパターン形状にするために、ＣＡＤツールを用いて、メモリセル部のみならずセンスアンプ部やデコーダ部を含んだメモリセルアレイ部全体ではなく、個別ブロック単位に、予め設計パターンに入れておくダミーパターンを発生させる。 - 特許庁

To provide a layout of a word activation block which expands the flexibility of the layout of a peripheral element region surrounding a memory cell array, and provide an internal pattern layout of a semiconductor memory device capable of wiring for a word active signal without increasing the chip size.例文帳に追加

メモリセルアレイ周辺の周辺素子領域の配置の自由度を広げるワード活性化ブロックの配置を提供することと、チップサイズを大きくすることなく、ワード活性信号の配線を行なうことのできる半導体メモリ装置の内部パターン配置を提供すること。 - 特許庁

To provide a semiconductor memory device which enables a semiconductor substrate to be reduced in area by utilizing the parasitic capacitance in the semiconductor region where a memory cell array is formed as a stabilizing capacitor used for controlling and making the output potential of a step-up circuit constant.例文帳に追加

昇圧回路の出力電位を一定に制御するために用いる安定化容量に、メモリセルアレイが形成された半導体領域の寄生容量を利用することにより、半導体基板面積を削減できる半導体記憶装置を提供する。 - 特許庁

The semiconductor device is composed of an SRAM block including a memory cell array arranging memory cells MC composed of SRAM cells in a matrix and peripheral circuits, an FGT block, and a connection block electrically connecting the SRAM block and the FGT block.例文帳に追加

半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。 - 特許庁

A reference voltage generating circuit generates reference voltage VREFS corresponding to a reference value of memory cell array voltage of this semiconductor memory in accordance with an electric resistance value RS adjusted finely responding to the tuning control signals TSa1-TSa4.例文帳に追加

基準電圧発生回路は、チューニング制御信号ＴＳａ１〜ＴＳａ４に応答して微調整される電気抵抗値ＲＳに応じて、本発明に従う半導体記憶装置のメモリアレイ電圧の基準値に相当する基準電圧ＶＲＥＦＳを生成する。 - 特許庁

On the basis of the related information, the disk array device 100 reads data stored in nearby sectors on the hard disk 103 in the cache memory 108 to increase the probability that data can be read out of the cache memory 108 at a next access request.例文帳に追加

ディスクアレイ装置１００は、この関連情報を元に、ハードディスク１０３内の所定近傍に位置するセクターに格納されているデータをキャッシュメモリ１０８に読み込み、次のアクセス要求に対しキャッシュメモリ１０８からデータ読み出しを行なえる確率を高める。 - 特許庁

A memory cell array 100 is provided with m rows and n columns of ferroelectric memory cells M00 to M77, bit lines BL0 to BL7 and BLb0 to BLb7 arranged in a row direction, and word lines WL0 to WL7 and plate lines PL0 to PL7 arranged in a column direction.例文帳に追加

メモリセルアレイ１００には、ｍ行ｎ列の強誘電体メモリセルＭ００〜Ｍ７７と、行方向に配置されたビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、列方向に配置されたワード線ＷＬ０〜ＷＬ７およびプレート線ＰＬ０〜ＰＬ７とが設けられる。 - 特許庁

A self-aligning method is provided for forming a semiconductor memory array of floating gate memory cells in a semiconductor substrate having a plurality of spaced apart insulating regions and active regions on the substrate substantially parallel to one another in the column direction, and an apparatus is formed thereby.例文帳に追加

縦方向に互いに概ね平行している基板上に離間した複数の絶縁領域及び活性領域を有する半導体基板にフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより形成される装置。 - 特許庁

To reduce a leak current varied according to the resistance value of a memory cell to be read consisting of a variable resistance element storing ternary or more multi-value information, and to improve the readout margin, in a semiconductor storage device having a memory cell array of a cross point type.例文帳に追加

クロスポイントタイプのメモリセルアレイを有する半導体記憶装置において、３値以上の多値情報を記憶する可変抵抗素子からなる読み出し対象のメモリセルの抵抗値に依存して変化するリーク電流を低減し、読み出しマージンの向上を図る。 - 特許庁

The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12.例文帳に追加

半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。 - 特許庁

This semiconductor memory has plural main data lines connected between a block sense amplifier array for transmitting data and a data output buffer, and takes plural cell data read out from plural memory cells in advance corresponding to one input/output port.例文帳に追加

本発明は、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを持ち、一つの入出力ポートに対応して複数のメモリセルからリーとされた複数個のセルデータを先取る半導体メモリ装置に関する。 - 特許庁

In the nonvolatile memory 100, a rewriting control unit 120 executes a control flow comprising a plurality of divided control flows to control rewriting of a memory array 130 according to results of decoding a command input from the outside by a command decoding unit 110.例文帳に追加

不揮発性メモリ１００において、コマンド解読部１１０が外部から入力されるコマンドを解読した結果により、書き換え制御部１２０は複数個の分割制御フローから構成される制御フローを実行し、メモリアレイ１３０の書き換えを制御する。 - 特許庁

The semiconductor memory 1 is provided with a memory array 10 including a plurality of blocks 12, and a controller 11 for accessing a target block 12 to be processed based on the processing command from the information processor 2 to execute processing of target data stored therein.例文帳に追加

半導体メモリ１は、複数のブロック１２を含むメモリアレイ１０と、情報処理装置２からの処理命令に基づいて、処理命令の対象となる対象ブロック１２にアクセスして、そこに格納されている対象データの処理を実行するコントローラ１１とを有する。 - 特許庁

A memory circuit includes an address designation circuit for receiving the addresses of an array, a row decoder, a column decoder and a data bit, a control logic for receiving a command and transmitting a control signal to a memory system block, and a detecting and writing driver circuit connected to a selected column.例文帳に追加

メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。 - 特許庁

The storage subsystem is provided with: a RAID array including a plurality of disks for recording a plurality of stripe data and parity information; a non-volatile memory independent from the disks; and a RAID controller for responding to a write processing request by storing stripe information including information for specifying a stripe in the RAID array in the non-volatile memory.例文帳に追加

この記憶サブシステムは、複数のストライプのデータおよびパリティ情報を記録する複数のディスクを含むＲＡＩＤアレイと、このディスクから独立した不揮発性メモリと、書き込み処理の要求に対し、ＲＡＩＤアレイ内のストライプを特定する情報を含むストライプ情報を、不揮発性メモリに記憶させることにより応答するＲＡＩＤコントローラとを備える。 - 特許庁

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

This device includes a memory array, a decoder circuit for asserting a decoding signal for selecting an access position in the memory cell array in response to an address signal supplied from the outside, and a circuit for setting the decoding signal of the decoder circuit in an asserted state irrespective of the value of the address signal in response to the assertion of a standby signal supplied from the outside.例文帳に追加

半導体記憶装置は、メモリセルアレイと、外部から供給されるアドレス信号に応答して、該メモリセルアレイ内のアクセス位置を選択するデコード信号をアサートするデコーダ回路と、外部から供給されるスタンバイ信号のアサートに応答して、該デコーダ回路の該デコード信号を該アドレス信号の値に関わらずにアサート状態にする回路を含むことを特徴とする。 - 特許庁

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁

Also, the control circuit 729 causes the internal address generating circuit 727 to generate an address of transfer source based on a data transfer command, while causing the internal address generating circuit 726 to generate an address of transfer destination, and inputs successively data output by burst-read from a memory cell array 716 as a transfer source to a memory cell array 705 as a transfer destination through an internal data bus.例文帳に追加

また、制御回路７２９は、データ転送コマンドに従い、内部アドレス生成回路７２７に転送元のアドレスを生成させ、内部アドレス生成回路７２６に転送先のアドレスを生成させ、転送元のメモリセルアレイ７１６からバースト読み出しで出力されるデータを、内部データバスを経由して順次当該データを転送先のメモリセルアレイ７０５へ入力させる。 - 特許庁

A semiconductor memory device 1 includes a memory cell array H40 having a plurality of memory cells, an SR timer circuit H80 deciding a period of self-refresh of the memory cells, a refresh counter H20 generating an internal address signal being an object of self-refresh, and a circuit outputting a pulse activation signal for executing continuous refresh operation in one period of self-refresh.例文帳に追加

本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。 - 特許庁

The integrated circuit memory includes a circuit for individually activating word lines in a first one memory cell per bit operation mode, simultaneously activating at least two word lines in a second operation mode where two or more memory cells are dedicated to each data bit, and providing a word line sequence when first converting stored data in the array of memory cells from the first operation mode to the second operation mode.例文帳に追加

集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。 - 特許庁

After a CPU 102 writes data to a memory cell in a memory cell array 103, the data are read and verified and when the data are discrepant, the CPU supplies a phase program signal FP to a phase program part 109, which programs a defective address in a phase part and substitutes a spare memory for the memory cell where the defect occurs according to the address programmed in the phase part.例文帳に追加

ＣＰＵ１０２からメモリセルアレイ１０３中のメモリセルにデータを書き込んだ後、このデータを読み出してベリファイを行い、不一致のときに上記ＣＰＵからフューズプログラム部１０９にフューズプログラム信号ＦＰを供給し、上記フューズプログラム部でフューズ部に不良アドレスをプログラムし、上記フューズ部にプログラムされたアドレスに基づいて、不良が発生したメモリセルをスペアメモリセルに置換することを特徴としている。 - 特許庁

The apparatus for the memory device including a memory array and a redundancy memory includes: a programmable redundancy decoder determining a drive force corresponding to a selection signal; and a delay difference generating unit for generating a delay difference signal corresponding to a delay difference between first and second word line signals output from the redundancy memory.例文帳に追加

メモリアレイ及び剰余メモリを有するメモリ素子のテスト装置において、選択信号に相応して駆動力を決定し、決定された駆動力を前記剰余メモリのワードラインに出力するプログラマブル剰余デコーダと、前記剰余メモリから出力される第１ワードライン信号と第２ワードライン信号との間の遅延差に相応する遅延差信号を発生する遅延差発生部とを備えてメモリ素子のテスト装置を構成する。 - 特許庁

A nonvolatile semiconductor memory device has: a plurality of first wiring lines; a plurality of second wiring lines that intersects with the first wiring lines; and a memory cell array having a plurality of memory cells that comprises variable resistive elements for storing electrically re-writable resistance values, which are arranged at each intersection between the first wiring lines and the second wiring lines, in a nonvolatile manner as data.例文帳に追加

不揮発性半導体記憶装置は、複数の第１の配線、第１の配線に交差する複数の第２の配線、並びに第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイを有する。 - 特許庁

This ferroelectric memory device 1000 has a memory cell array 100 in which memory cells are arranged in a matrix-like state and a lower electrode 12, an upper electrode 16 arranged in a direction intersecting the lower electrode 12, and the ferroelectric layer 14 which is positioned in at least the intersecting area of the upper and the lower electrodes 16 and 12 are contained.例文帳に追加

強誘電体メモリ装置１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４と、を含むメモリセルアレイ１００を有する。 - 特許庁

As for each defective memory cell (unit bit defect) by a so-called random defect without providing any redundant cell array, data to be stored in the defective memory cell is held by a latch circuit 22 disposed between column data 12 and an I/O buffer 21, and the held data is output in place of the data of the defective memory cell.例文帳に追加

冗長セルアレイを持たず、所謂ランダム欠陥による各個の欠陥メモリセル（単ビット欠陥）に関して、この欠陥メモリセルに格納されようとするデータを、列データ１２と入出力バッファ２１との間に設けられたラッチ回路２２によってデータを保持し、また、該保持されたデータを欠陥メモリセルのデータに替えて出力するようにした。 - 特許庁

Generation of a through current path can be blocked at the time of reading or writing data by dividing an NROM type memory array for each memory block and providing a part for isolating each memory block electrically in the boundary region thereof thereby limiting the number of data being read out or written in simultaneously to only one.例文帳に追加

ＮＲＯＭ型メモリアレイをメモリブロック毎に分割し、各メモリブロックの境界領域に電気的に各メモリブロックを絶縁するための分離部を設けることにより、同時に読み出すあるいは書込むデータ数を各メモリブロック内では１つに限れば、データ読出あるいは書込みした場合に貫通電流パスの生成を阻止することができる。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

Responding to the first refresh start signal, the first refresh operation is performed for a memory cell group connected to one side of the first word line out of the memory sub-array, responding to the second refresh start signal, the second refresh operation is performed for a memory cell group connected to the second word line being different from one side of the first word line.例文帳に追加

前記第１リフレッシュ起動信号に応答して、前記メモリサブアレイのうちの一方の第１ワード線に接続されたメモリセル群に１回目リフレッシュ動作が実行され、前記第２リフレッシュ起動信号に応答して、前記一方の前記第１ワード線とは異なる、第２ワード線に接続されたメモリセル群に２回目リフレッシュ動作が実行される。 - 特許庁

The method of manufacturing a dynamic random access memory, having a memory array region arranged on a semiconductor substrate, a peripheral circuit region, and a silicon nitride film provided in between the memory array and peripheral circuit regions includes at least a process 1 for removing the silicon nitride film provided in the peripheral circuit region and a process 2 for treating a substrate to be treated obtained by the process 1 under a hydrogen gas atmosphere.例文帳に追加

半導体基板に配置されたメモリアレイ領域と、周辺回路領域とを備え、 前記メモリアレイ領域と前記周辺回路領域とに設けられた窒化シリコン膜を有するダイナミックランダムアクセスメモリの製造方法であって、（１）前記周辺回路領域に設けられた窒化シリコン膜を除去する工程と、（２）水素ガス雰囲気下に前記工程（１）により得られた被処理基板を処理する工程と、 を少なくとも有することを特徴とする、ダイナミックランダムアクセスメモリの製造方法。 - 特許庁

The controlling circuit selects a second memory cell in which a reading current flowing after the selection transistor is turned on becomes a maximum value as a second reference cell from a second cell array under a state that the same first logic causing the resistance value to increase is stored in all of a plurality of second memory cells.例文帳に追加

制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。 - 特許庁

An EEPROM is mounted, the array comprises a plurality of a NROM memory cell, each memory cell is connected to one word line and two word lines, each NROM cell is erasable individually and programmable individually without disturbing a cell being not yet selected.例文帳に追加

ＥＥＰＲＯＭアレイも記載され、該アレイは、複数のＮＲＯＭメモリセルを含み、各メモリセルは、１本のワード線および２本のワード線に接続され、各ＮＲＯＭセルは、選択されていないセルをあまり外乱することなく、個々に消去可能であると共に個々にプログラム可能である。 - 特許庁

The operation of the memory array is thereby programmed by a method for injecting holes generated by the avalanche phenomenon into multi-dielectric layers of respective memory cells and performed by a method for injecting electrons existing in channels through F-N tunneling into the multi-dielectric layers of respective cells at the time of erasing.例文帳に追加

従って、メモリアレイの動作は、前記アバランシュ現象により生成されたホールを各メモリセルの多重誘電層に注入させる方式でプログラムし、イレース時にはＦ−Ｎトンネルリングによりチャンネルにある電子を前記各セルの多重誘電層に注入させる方式で行うことになる。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

When a CPU outputs a test mode signal to a flash memory 15 and reads out data, only an source of a memory cell transistor 16 belonging to a word column selected by a row decoder 17 is connected to ground by a switch array 21, the other sources are connected to a power source VDR.例文帳に追加

ＣＰＵが、フラッシュメモリ１５に対して検査モード信号を出力しデータの読出しを行う場合に、行デコーダ１７で選択されたワード列に属するメモリセルトランジスタ１６のソースだけをスイッチアレイ２１によってグランドに接続し、その他のソースを電源ＶDRに接続する。 - 特許庁

A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.例文帳に追加

制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁

The calibration controller 50 tests the combination of a particularly selected memory cell 44 and one sense amplifier 26 of the array 44 of sense amplifiers related to the memory cell 14 in view of then existing environmental conditions, to assure that the sense amplifier 26 has an acceptable calibration state.例文帳に追加

較正コントローラ50は、そのときの環境条件を考慮して、個別に選択されたメモリセル14と、それに関連するセンス増幅器アレイ44の１つのセンス増幅器26との組合せを検査することにより、そのセンス増幅器26が許容可能な較正状態を確実に有するようにする。 - 特許庁

A status register 149 may comprise state machine busy bits, in a dual-channel memory, either interface may read the status register 149 at any time, whereas only the interface having a relatively high privilege level to access the memory array 143 may write to the status register 149.例文帳に追加

ステータスレジスタ１４９はステートマシーンビジービットを含み、デュアルチャネルメモリにおいて、どちらかのインターフェースは、ステータスレジスタ１４９をいつでも読み出してもよく、一方では、メモリアレイ１４３にアクセスする比較的高い特権レベルを有するインターフェースのみが、ステータスレジスタ１４９に書き込んでもよい。 - 特許庁

The semiconductor storage has, a memory array 100 having memory cells M11-Mnm, a bit line charge and discharge circuit 102, a bit line selection circuit 103, and a load circuit 105 connected between a data line DL connected to the bit line selection circuit 103 and a sense amplifier 104.例文帳に追加

この半導体記憶装置は、メモリセルＭ１１〜Ｍｎｍを有するメモリセルアレイ１００とビット線充放電回路１０２とビット線選択回路１０３と、ビット線選択回路１０３に接続されたデータ線ＤＬとセンスアンプ１０４との間に接続された負荷回路１０５を備える。 - 特許庁

A non-volatile memory 10 is constituted of plural flip-flop connected to each other end of each bit line other than a first register 11 consisting of plural flip-flop connected to each one end of each bit line 2 of a memory cell array 1, and is provided with a second register 12 for testing the discontinuity of each bit line 2.例文帳に追加

不揮発性メモリ１０は、メモリセル・アレイ１の各ビット線２の各一端と接続される複数のフリップ・フロップからなる第１レジスタ１１の他に、各ビット線２の各他端と接続される複数のフリップ・フロップからなり、各ビット線２の断線検査用の第２レジスタ１２を備えている。 - 特許庁

In the DRAM 1, the gate insulating film (not shown in the figure) of each transistor in a memory cell array block 11 and an I/O circuit block (I/O circuit area) 13 constituting the memory cell area of the DRAM 1 is formed thicker in thickness than the gate insulating film of each transistor in the peripheral circuit block (peripheral circuit area) 12.例文帳に追加

ＤＲＡＭ１において、メモリセル領域を構成するメモリセルアレイブロック１１およびＩ／Ｏ回路ブロック１３（Ｉ／Ｏ回路領域）の各トランジスタのゲート絶縁膜（図示せず）を、周辺回路ブロック１２（周辺回路領域）のトランジスタのゲート絶縁膜よりも厚く形成したものである。 - 特許庁

To provide a semiconductor memory device in which a chip size is reduced by making a bit line fine or in which a sense amplifier and a memory cell array with an enhanced operating speed, by lowering a threshold voltage can be operated satisfactorily at a voltage which is lower than an external power-supply voltage.例文帳に追加

ビット線の細線化によってチップサイズが縮小され、或いは、しきい値電圧の低下によって作動速度が向上したセンスアンプやメモリセルアレイを、外部電源電圧よりも低い電圧で良好に作動させることができる半導体記憶装置を提供する。 - 特許庁

The memory cell array 1 is provided with a core selecting means selecting cores of arbitrary numbers to perform write-in/erasion of data, data is written in a selected memory cell in a selected core based on a write-in command, and data erasion of a selected block in a selected core is performed based on an erasion command.例文帳に追加

データ書き込み／消去を行うために任意個数のコアを選択するコア選択手段を備え、書込みコマンドに基づいて選択されたコア内の選択されたメモリセルにデータ書き込みを行い、消去コマンドに基づいて選択されたコア内の選択されたブロックのデータ消去を行う。 - 特許庁

To provide a semiconductor memory, having a function with which read-out speed can be increased by equalizing input impedance of a main cell side seen from IV conversion circuits 2, 3 with input impedance of a reference cell side, in a semiconductor memory having plural cell arrays and one reference cell array.例文帳に追加

複数のセルアレイと１つのリファレンスセルアレイとを有する半導体記憶装置において、ＩＶ変換回路２、３から見えるメインセル側の入力インピーダンスとリファレンスセル側の入力インピーダンスを同一にして読み出しスピードの高速化を図る機能を有する半導体記憶装置を提供する。 - 特許庁

The refresh control circuit 12 generates a refresh address 34 for executing refresh of the memory cell array 13 until the refresh address 34 coincides with the most significant row address 44 every timing for supplying the refresh request signal 33 generated by the memory controller 11.例文帳に追加

リフレッシュ制御回路１２は、メモリコントローラ１１で生成されたリフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４が最上位ロウアドレス４４と一致するまで当該リフレッシュアドレス３４を生成する。 - 特許庁