「memory connected」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

The bias section 12 is connected to a memory cell 6 to be read out, and gives bias to a drain terminal of the memory cell 6 at an operation potential previously set.例文帳に追加

バイアス部１２は、読み取り対象のメモリセル６に接続され、予め設定された動作電位でメモリセル６のドレイン端子をバイアスする。 - 特許庁

CPU/memory-mounted devices 101-1 to 101-3 having a CPU 103 and a memory 106 and input-output controllers 201-1 to 201-3 are mutually connected through a network 301.例文帳に追加

ＣＰＵ103 及びメモリ106 を有するＣＰＵ・メモリ搭載装置101-1 〜101-3 と、入出力制御装置201-1 〜201-3 とをネットワーク301 により相互に接続する。 - 特許庁

Each of the second and fourth read bit lines RBL1B(j), RBL2B(j) is connected to a memory cell in the other row in each of the sets out of the memory cells in the corresponding one of the columns.例文帳に追加

第２および第４の読出用ビット線ＲＢＬ１Ｂ（ｊ），ＲＢＬ２Ｂ（ｊ）の各々は、対応の列のメモリセルのうち、各組の他方の行のメモリセルと接続する。 - 特許庁

A memory cell of a resistance change memory in accordance with one embodiment comprises a resistance change element RW connected in series and a laminated structure C.例文帳に追加

実施形態に係わる抵抗変化メモリのメモリセルは、直列接続される抵抗変化素子ＲＷ及び積層構造Ｃを備える。 - 特許庁

To provide an adapter for a memory card that can prevent a memory card connected to a socket from being solely removed from an adapter body.例文帳に追加

ソケットに接続された状態からメモリカードのみがアダプタ本体から抜き取られることを防止することができるメモリカード用アダプタを提供する。 - 特許庁

In a memory 10, on the downstream side of a diversion path 20, a merging path 40 is connected via a memory line array 30 as a functional element array.例文帳に追加

メモリ１０では、分流路２０の下流側に、機能エレメントアレイとしてのメモリ行アレイ３０を介して合流路４０が接続されている。 - 特許庁

The semiconductor memory apparatus 1 is provided with a plurality of memory cells 11 connected respectively to a plurality of word lines WL, and a refresh circuit 40.例文帳に追加

半導体記憶装置１は、複数のワード線ＷＬのそれぞれにつながる複数のメモリセル１１と、リフレッシュ回路４０とを備える。 - 特許庁

A semiconductor storage device includes a plurality of memory cell units 3 provided over a substrate surface and including a plurality of memory cells connected in series.例文帳に追加

半導体記憶装置は、基板表面の上方に設けられ、直列接続された複数のメモリセルを含んだ複数のメモリセルユニット3を含む。 - 特許庁

The buffer 122 is connected between the memory cell array and the Y-gating circuit and is provided with dual registers corresponding to each of a group of memory cells.例文帳に追加

ページバッファ１２２はメモリセルアレイとＹ−ゲーティング回路との間に連結され、一群のメモリセルの各々に対応するデュアルレジスタを備える。 - 特許庁

A memory interface connected between the rendering memory and a plurality of the rendering pipelines accesses the elements of the respective arrays in accordance with corresponding array description.例文帳に追加

レンダリングメモリと複数のレンダリングパイプラインの間に連結されるメモリインタフェースは、対応するアレイ記述に従って、各アレイの要素にアクセスする。 - 特許庁

To provide a semiconductor device which can detect not only failures in a memory but also failures in paths and data processing sections connected to the memory.例文帳に追加

メモリの故障だけでなく当該メモリに接続されたパス及びデータ処理部の故障も検出可能な半導体装置を提供すること。 - 特許庁

Each of the first and third read bit lines RBL1A(j), RBL2A(J) is connected to a memory cell in one row in each of sets out of memory cells in a corresponding one of the columns.例文帳に追加

第１および第３の読出用ビット線ＲＢＬ１Ａ（ｊ），ＲＢＬ２Ａ（ｊ）の各々は、対応の列のメモリセルのうち、各組の一方の行のメモリセルと接続する。 - 特許庁

Dedicated buses 107, 113 are provided for inputting into and outputting from image processing means (a frame memory 108 for image processing, a CPU 110, a main memory 111, and a frame memory 112 for image processing) that perform software-processing, and a frame memory 106 for preprocessing and a frame memory 114 for display are connected to the buses, respectively.例文帳に追加

ソフトウェア処理する画像処理手段（画像処理用フレームメモリ108、CPU110、主メモリ111及び画像処理用フレームメモリ112）の入出力に専用バス107及び113を設け、これらのバスに前処理用のフレームメモリ106及び表示用のフレームメモリ114をそれぞれ接続する。 - 特許庁

The electronic equipment 1 requires prescribed memory capacity and is constituted by mounting plural small memory parts (A1, A2) to be connected with an equipment control part B and setting the total sum of the memory capacity of the small memory parts (A1, A2) to be approximately equivalent to the prescribed memory capacity.例文帳に追加

所定メモリ容量を要する電子装置１であって、装置制御部Ｂと接続する複数個の小メモリ部（Ａ１、Ａ２）を搭載し、前記小メモリ部（Ａ１、Ａ２）のメモリ容量の総和が所定メモリ容量と略等しくなるように設定されて構成される。 - 特許庁

This evaluation device of a non-volatile semiconductor memory provided with a group of flash memory cells in series connection, comprises plural flash memory cells (101-104), and the gate (100C) of each flash memory cell is commonly connected respectively, and the source or drain of the flash memory cell is connected to the source or drain of an adjacent flash memory cell.例文帳に追加

複数のフラッシュメモリセル（１０１〜１０４）からなり、各フラッシュメモリセルのゲート（１００Ｃ）がそれぞれ共通に接続され、且つ、或るフラッシュメモリセルが有するソースまたはドレインと、当該或るフラッシュメモリセルと隣接するフラッシュメモリセルが有するソースまたはドレインとが互いに接続された直列接続のフラッシュメモリセル群を備えた、不揮発性半導体記憶装置の評価装置である。 - 特許庁

And the column selecting section 27 selects one memory cell column in a first mode, and connects a bit line BL or BL# connected to one selecting memory cell and reference data lines DLr0, DLr1 connected to the dummy memory cells to a data read-out circuit 60.例文帳に追加

列選択部２７は、第１のモードでは、１つのメモリセル列を選択して、１個の選択メモリセルと接続されたビット線ＢＬまたはＢＬ♯と、ダミーメモリセルと接続された参照データ線ＤＬｒ０，ＤＬｒ１をデータ読出回路６０と接続する。 - 特許庁

A nonvolatile semiconductor memory 20 is of NAND type and comprises a unit array of 16 memory transistors 21, connected in series and selective transistors 22A, 22B which are connected to the ends of the unit array of memory transistors.例文帳に追加

本不揮発性半導体記憶装置２０は、ＮＡＮＤ型の記憶装置であって、１６個のメモリトランジスタ２１を直列に接続してなるメモリトランジスタの単位列と、メモリトランジスタの単位列の列端に接続された選択トランジスタ２２Ａ、Ｂとを備えている。 - 特許庁

The memory cell array that can reduce the influence of the signals of nonselected memory cells connected to the readout-side bit line of a selected memory cell can be provided by providing a plurality of bit lines which are connected conventionally to the source regions without making the bit lines common.例文帳に追加

従来、ソース領域に接続されているビット線を共通化せず複数設けることにより、選択したセルの読み出し側のビット線に接続されている非選択セルの信号の影響を小さくすることができるセルアレイを提供できる。 - 特許庁

A memory cell is constituted of a memory cell transistor and a ferroelectric capacitor, the first electrode of the ferroelectric capacitor is connected to a bit line through the memory cell transistor, and the second electrode of the ferroelectric capacitor is connected to a plate line.例文帳に追加

メモリセルは、メモリセルトランジスタと強誘電体キャパシタで構成され、強誘電体キャパシタの第１の電極は、メモリセルトランジスタを介して、ビット線に接続され、前記強誘電体キャパシタの第２の電極はプレート線に接続されている。 - 特許庁

The control circuit 11 applies the writing voltage to the second word line before writing the data to the memory cells connected to the first word line in a writing sequence for memory cells connected to the first word line.例文帳に追加

制御回路１１は、第１のワード線に接続されたメモリセルへの書き込みシーケンスにおいて、第１のワード線に接続されたメモリセルに書き込む前に、第２のワード線に書き込み電圧を印加する。 - 特許庁

To achieve synchronization between a command and an address signal connected in common to a plurality of memory devices that operate in parallel and a clock signal connected to the memory devices while suppressing an increase in clock wiring length as far as possible.例文帳に追加

並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス信号とメモリデバイスに接続するクロック信号との同期化をクロック配線長の増大を極力抑えて実現する。 - 特許庁

Next the bits of the (M-1)th parallel data stream are shifted by an amount of one memory element so as to occupy the memory elements connected to each other, and the mutually connected bits are written simultaneously in the (M-1)th resistor.例文帳に追加

次に、M-1番目の並列データストリームのビットが相互接続されたメモリ要素を占めるように、1メモリ要素分シフトされ、相互接続されたビットが同時にM-1番目のレジスタへ書込まれる。 - 特許庁

To provide a NAND type flash memory device having a multi-plane structure, capable of simultaneously copyback-programming a cell connected to an even bit line and a memory cell connected to an odd bit line within one page.例文帳に追加

一つのページ内のイブンビットラインに接続されたセルとオッドビットラインに連結されたメモリセルとを同時にコピーバックプログラムすることが可能な、マルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置の提供。 - 特許庁

In an NAND type memory, a discharging transistor TD1 is connected to a bit line Ca, and a discharging transistor TD2 and a charging transistor TC1 are connected to the sources of memory transistors TM1, TM2,....例文帳に追加

ＮＡＮＤ型メモリにおいて、ビット線Ｃａに放電用トランジスタＴＤ１を接続し、メモリトランジスタＴＭ１，ＴＭ２…のソース側に放電用トランジスタＴＤ２及び充電用トランジスタＴＣ１を接続する。 - 特許庁

A memory controller 110 is connected to each memory device 130 via a communication route 50 for transmitting a column chip selection signal to the memory device 130, and via a communication route 60 for transmitting a line chip selection signal to the memory device 130.例文帳に追加

メモリコントローラ１１０は、列チップ選択信号をメモリデバイス１３０に送信するための通信経路５０と、行チップ選択信号をメモリデバイス１３０に送信するための通信経路６０とを介して各メモリデバイスに接続される。 - 特許庁

A memory cell is constituted by connecting a transistor in parallel or series to an organic element having an organic compound layer, and each memory cell is connected in series or parallel to constitute a NAND memory or a NOR memory.例文帳に追加

有機化合物層を有する有機素子にトランジスタを並列または直列に接続したメモリセルを構成し、そのメモリセルを直列または並列に接続することによって、ＮＡＮＤ型メモリまたはＮＯＲ型メモリを構成する。 - 特許庁

To provide a receiving apparatus in which personal information stored in an incorporated nonvolatile memory or an externally connected external memory is prevented from being newly stored in the nonvolatile memory or the external memory after the erasure of the personal information is instructed.例文帳に追加

内蔵の不揮発性メモリや外部接続の外部メモリに記憶した個人情報の消去指示をした後、個人情報が不揮発性メモリや外部メモリに新たに記憶されることを防止可能な受信装置を提供する。 - 特許庁

After receiving the access request from the central memory control part 2, the memory bridge devices 3 to 5 execute access corresponding to connected storage devices (SDRAM, ROM1, ROM2, SD memory card), and return a reply to the central memory control part 2.例文帳に追加

メモリブリッジ装置３〜５は、中央メモリ制御部２からアクセス要求を受けたら接続された記憶装置（ＳＤＲＡＭ、ＲＯＭ１、ＲＯＭ２、ＳＤメモリカード）に応じたアクセスを実行し、応答を中央メモリ制御部２に返す。 - 特許庁

The semiconductor memory reproduction cassette as one embodiment of this invention has a connector which is connected detachably to a semiconductor memory such as a memory card and a reproducing circuit for the memory card in a cassette type housing in a magnetic tape shape.例文帳に追加

本発明の例示的一態様としての半導体メモリ再生カセットは、磁気テープ形状を有するカセット状筐体に、メモリ−カードなどの半導体メモリと着脱可能に接続するコネクタと、メモリカードの再生回路を有している。 - 特許庁

The network camera 1-1 is connected to a personal computer 5 to construct a LAN, and a USB memory 4 in an edit mode is connected to the network camera 1-1.例文帳に追加

ネットワークカメラ１−１をＰＣ５に接続してＬＡＮを構築し、編集モードにあるＵＳＢメモリ４をネットワークカメラ１−１に接続する。 - 特許庁

A socket 3 to which a memory module 2 is connected, a socket 4 as an idle socket and a controller 5 are connected with a connection wire 6.例文帳に追加

メモリモジュール２が接続されたソケット３と、空きソケットとなっているソケット４と、コントローラ５とは、接続配線６によって接続されている。 - 特許庁

The first electrode of a ferroelectric capacitor C (C00-C05) is connected with a memory cell transistor Q (Q00-Q05) and the second electrode is connected with a cell plate line.例文帳に追加

強誘電体キャパシタＣの第１の電極は、メモリセルトランジスタＱに接続され、第２の電極はセルプレート線ＰＬに接続されている。 - 特許庁

Chip resistance sockets (6a, 6b) are set for the signal line by the branch line connected to the load circuit and the signal line connected to the memory module.例文帳に追加

信号線に対して、負荷回路に接続する分岐線とメモリモジュールに繋がる信号線とで、チップ抵抗ソケット（６ａ、６ｂ）を設置している。 - 特許庁

The memory bus interface attains communication between a host apparatus connected to the host bus and a target apparatus connected to the target bus.例文帳に追加

本発明の一態様では、インタフェースが、ホストバスに連結されたホスト機器とターゲットバスに連結されたターゲット機器との間の通信を可能にする。 - 特許庁

User data supplied to the flash memory is successively connected in a predetermined bite number unit, and the connected user data is cut out in a predetermined symbol length unit.例文帳に追加

フラッシュメモリに供給されるユーザデータを所定のバイト数単位で順次連結し、連結したユーザデータを所定のシンボル長単位で切り出す。 - 特許庁

Connected Device Configuration (CDC) is for devices with much greater memory, processing power and network connectivity such as smart phones, set-top boxes, and embedded servers and devices.例文帳に追加

Connected Device Configuration (CDC) は、スマートフォン、セットトップボックス、組み込みサーバーやデバイスなど、ネットワークに接続し、メモリー容量と処理能力が大きいデバイスに使用します。 - NetBeans

This configuration supports a more feature-rich JVM than cellular phones, which typically have 128 to 512KB of memory and use the Connected Limited Device Configuration (CLDC).例文帳に追加

この構成は、携帯電話よりも機能豊富な JVM をサポートするものです。 携帯電話のメモリーは通常 128K 〜 512K バイトであり、CLDC (Connected Limited Device Configuration) が使用されています。 - NetBeans

The word line is connected to an inverting element, and this element is connected to a transistor for grounding the gate of a variable threshold value transistor 11b at a memory cell 11.例文帳に追加

ワード線は反転素子に接続されこれはメモリセル１１の可変しきい値トランジスタ１１ｂのゲートを接地するトランジスタに接続される。 - 特許庁

A 1st processing block 1 connected with an information input block 97 including the keyboard 201 is arranged, and is connected with a 2nd processing block 98 connected with a display part 2 having a memory effect.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁

A first processing block 1 connected to an information input block 97 including a keyboard 201 is arranged and it is connected to a second processing block 98 to which a display part 2 having memory effect is connected.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁

A 1st processing block connected to an information input block 97 including the keyboard 201 is provided and connected to a 2nd processing block 98 to which a display part 2 with memory effect is connected.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁

A plurality of nonvolatile memory cells MC1-MC5 of which the gates are connected to the same word line WL1 are connected in series, also, are connected to adjacent bit lines BL1-BL6 respectively.例文帳に追加

同一のワード線ＷＬ１にゲートを接続する複数の不揮発性メモリセルＭＣ１〜ＭＣ５は直列に接続され、かつ、それぞれ隣接したビット線ＢＬ１〜ＢＬ６に接続される。 - 特許庁

A first processing block 1, connected to an information input block 97 including a keyboard 201, is connected to a second processing block 98 to which a display part 2 having memory effect is connected.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁

A first processing block 1 connected to an information input block 97 including a keyboard 201 is arranged, and it is connected to a second processing block 98 to which a display part 2 having memory effect is connected.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁

A first processing block 1 connected to an information input block 97 including a keyboard 201 is connected to a second processing block 98 to which a display part 2 having a memory effect is connected.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁