「memory connected」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

In accordance with various embodiments, a multi-level cell (MLC) magnetic memory cell stack has first and second magnetic memory elements connected to a first control line and a switching element connected to a second control line.例文帳に追加

さまざまな実施の形態に従うと、マルチレベルセル（ＭＬＣ）磁気メモリセルスタックは、第１の制御線に接続された第１および第２の磁気メモリ素子と、第２の制御線に接続されたスイッチング素子とを有する。 - 特許庁

A control circuit executes writing of the same data simultaneously for a first memory cell connected to a first bit line of the first block and a second memory cell connected to the first bit line of the second block.例文帳に追加

制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。 - 特許庁

A standard DRAM 161 is connected with a memory control circuit 150 via a first external bus, and an option DRAM 162 is connected with the memory control circuit 150 via the first external bus and a second external bus.例文帳に追加

標準ＤＲＡＭ１６１は、第１の外部バスを介してメモリー制御回路１５０に接続され、オプションＤＲＡＭ１６２は、第１の外部バスと第２の外部バスを介してメモリー制御回路１５０に接続される。 - 特許庁

The plurality of sub-bit lines connected to the memory cells 1 in different columns are branched from each main bit line 6, and each source line 11 is commonly connected to the sources of the plurality of memory cells 1 arranged in a column.例文帳に追加

互いに異なる列のメモリセル１に接続する複数の副ビット線は各主ビット線６から分岐しており、各ソース線１１は１列に並ぶ複数のメモリセル１のソースに共通に接続している。 - 特許庁

And, in the read circuit, the semiconductor circuit memory device has the P-type transistor connected to the bit line, and a P-type transistor connected in series between the P-type transistor and a power supply source and connected to a read column selection signal.例文帳に追加

そして、ビットラインに接続されたＰ型トランジスタと、電源ソースとの間に直列に接続されるとともに、リードカラムセレクション信号に接続されたＰ型トランジスタをリード回路内に有する。 - 特許庁

In the constitution of the processor of (n-1) input and 1 output, (n-1) memories out of n memories connected to the processor are connected to the (n-1) input of the processor and one memory is connected to one output.例文帳に追加

（ｎ−１）入力１出力のプロセッサの構成において、プロセッサに接続するｎ個のメモリのうち（ｎ−１）個をプロセッサの（ｎ−１）入力に接続し、１個のメモリを１出力に接続する。 - 特許庁

The gate of the memory cell transistor MT0 is connected to a cell control line CGL, the drain is connected to a bit line BL0 which is a data reading line, and the source is connected to the drain of the select transistor ST0.例文帳に追加

メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、ドレインはデータ読み出し線であるビット線ＢＬ０と接続され、ソースは選択トランジスタＳＴ０のドレインと接続されている。 - 特許庁

Also, a local bit line 14a is connected respectively to one side of a terminal connected to a complementary storage node of each memory cell 13 and a local bit line 14b is connected respectively to the other side of the terminal commonly.例文帳に追加

また、各メモリセル１３の、相補の記憶ノードにつながる端子の一方にはそれぞれローカルビット線１４ａを接続し、端子の他方にはそれぞれローカルビット線１４ｂを共通に接続する。 - 特許庁

Here, the terminal (a) of the cardinal number 4 butterfly arithmetic part 252 is connected to a memory 244, the terminal b is connected to an A/D conversion part 104, and the terminals c, d are connected to nothing.例文帳に追加

ここで、基数４バタフライ演算部２５２の端子ａは、メモリ２４４に接続されており、端子ｂは、Ａ／Ｄ変換部１０４に接続されており、端子ｃ，ｄは、どこにも接続されていない。 - 特許庁

The common point of the negative resistance devices 5, 6 connected in series is connected to the node MN of a memory cell to which the source of the N channel FET 3 and one of the terminals of the cell capacitor 4 are connected.例文帳に追加

直列接続された負性抵抗デバイス５、６の共通点は、ＮチャネルＦＥＴ３のソースとセル容量４の一方の端子とが接続されたメモリセルノードＭＮに接続されている。 - 特許庁

The semiconductor memory has a cell block, wherein a plurality of units having capacitors and cell transistors connected with each other in parallel are connected with each other in series, and selecting transistors connected to the ends of the cell block.例文帳に追加

半導体記憶装置は、並列接続されたキャパシタとセルトランジスタとを有するユニットが複数個直列に接続されたセルブロックと、セルブロックの端部と接続された選択トランジスタとを有する。 - 特許庁

The apparatus is provided with a first processing block 1 connected to an information input block 97 including the keyboard 201 and the block is connected to a second processing block 98 to which a display part 2 having a memory effect is connected.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁

The apparatus is provided with a first processing block 1 connected to an information input block 98 including a keyboard 201, and the block 1 is further connected to a second processing block 98 to which a display part 2 having a memory effect is connected.例文帳に追加

キーボード２０１を含む情報入力ブロック９７に接続された第１処理ブロック１を設け、メモリー効果のある表示部２が接続された第２処理ブロック９８に接続する。 - 特許庁

Each of a plurality of memory cells includes: first and second inverter circuits, to which the input and output cross-connected to first and second memory nodes are respectively connected; first and second switches MOSFET respectively prepared between the first/second memory nodes and first/second input/output terminals; and a third switch MOSFET prepared between the first memory node and a third memory node.例文帳に追加

複数のメモリセルのそれぞれは、第１と第２記憶ノードに交差接続された入力と出力がそれぞれ接続された第１と第２インバータ回路と、第１と第２記憶ノードと第１と第２入出力端子との間にそれぞれ設けられた第１、第２スイッチＭＯＳＦＥＴと、第１記憶ノードと第３記憶ノードの間に設けられた第３スイッチＭＯＳＦＥＴとを有する。 - 特許庁

In a development support system which performs product development of a user system using the MPU which carries a built-in flash memory, a cache memory corresponding to the memory space of the above built-in flash memory is connected to the emulation module of the above user system and the emulator, and this cache memory executes the function of the built-in flash memory by proxy, and the emulation is performed.例文帳に追加

内蔵フラッシュメモリを搭載したＭＰＵを用いたユーザシステムの製品開発を行なう開発支援システムにおいて、前記ユーザシステムと接続するエミュレータのエミュレーションモジュールには、前記内蔵フラッシュメモリのメモリ空間と対応したキャッシュメモリを接続し、このキャッシュメモリが内蔵フラッシュメモリの機能を代行して、エミュレーションを行なう。 - 特許庁

This semiconductor memory has memory array structure, in which a plurality of word lines for selecting the prescribed memory cell and a plurality of bit lines are arranged in an intersectional state, and the memory is provided with two memory cells (e.g. MC1, MC2) constituting one bit and a sense amplifier connected electrically to each of the memory cells via bit lines.例文帳に追加

本発明の半導体記憶装置は、所定のメモリセルを選択するための複数本のワード線と複数本のビット線とが交差して配列されたメモリアレイ構造を有し、１ビットを構成する２つのメモリセル（たとえばＭＣ１、ＭＣ２）と、それらのメモリセルの各々にビット線を介して電気的に接続されたセンスアンプとを備えている。 - 特許庁

A bit line SBL3 connected to a drain region of a first adjacent memory cell transistor is made a floating state.例文帳に追加

第１隣接メモリセルトランジスタＭＣ０３のドレイン領域につながるビット線ＳＢＬ３をフローティング状態にする。 - 特許庁

The connection regions 411 are formed throughout the memory array comprising four cells which are connected to one bit line.例文帳に追加

接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。 - 特許庁

A plurality of SPI devices including a backup memory 33 can be connected to the information storage medium 30.例文帳に追加

情報記憶媒体３０には、バックアップメモリ３３を含め複数のＳＰＩデバイスを接続することが可能である。 - 特許庁

To provide a nonvolatile semiconductor memory for storage which can be connected directly to a CPU bus and a general purpose bus.例文帳に追加

ＣＰＵバスや汎用バスへの直接接続できるストレージ用不揮発性半導体記憶装置を提供する。 - 特許庁

Thereafter, the terminal 25 is connected to the driver 15, and a memory 18 of the driver 15 stores the stored motor drive program.例文帳に追加

その後、ターミナル２５をドライバ１５に接続し、記憶したモータ駆動プログラムをドライバ１５のメモリ１８に記憶させる。 - 特許庁

A transistor is not connected to GND, thereby simplifying the replacement of data in the memory cell.例文帳に追加

メモリセルにおいて、トランジスタをＧＮＤと非接続にすることにより、データの書き替えを簡略化することができる。 - 特許庁

To provide a memory card for inputting data even when connected to host equipment having no input device.例文帳に追加

入力デバイスを持たないホスト機器に接続された場合でも、データ入力を可能にするメモリカードを提供する。 - 特許庁

Each switch circuit connects a data line of either one of the connected two memory blocks to an external data line.例文帳に追加

各スイッチ回路は、接続される２つのメモリブロックのいずれか一方のデータ線を外部データ線に接続する。 - 特許庁

A memory 43 for address table in which an address learning table is recorded is connected with the ARP processing part 42.例文帳に追加

ＡＲＰ処理部４２には、アドレス学習テーブルが記録されるアドレステーブル用メモリ４３が接続されている。 - 特許庁

The first or the second memory cells each include a selection transistor connected in parallel and a resistive storage element.例文帳に追加

第一乃至第二のメモリセルの各々は、並列接続される選択トランジスタと抵抗性記憶素子とを有する。 - 特許庁

Obtained non-volatile data is stored in a memory cell and a sense amplifier 7 connected to a correspondent column address.例文帳に追加

得られた揮発性データをそのメモリセル内と該当する列アドレスに接続されるセンスアンプ７内に記憶させる。 - 特許庁

The microcomputer 10 is connected to a semiconductor memory card 12 via a clock line 14 and a data line 16.例文帳に追加

マイクロコンピュータ１０と半導体メモリカード１２とは、クロック線１４及びデータ線１６を介して接続されている。 - 特許庁

The memory BIST circuits 4 are electrically connected to contact pads 7 of the semiconductor chips 2 by wiring 9.例文帳に追加

このメモリＢＩＳＴ回路４は半導体チップ２のコンタクトパッド７とを配線９によって電気的に接続する。 - 特許庁

A memory device 10, a nonlinear resistance element 20, and an MOS transistor 30 are electrically connected in series.例文帳に追加

記憶素子１０と、非線形抵抗素子２０と、ＭＯＳトランジスタ３０とが電気的に直列接続されている。 - 特許庁

The first high resolution signal is temporarily stored in a memory buffer 116 connected to the electronic image sensor.例文帳に追加

第１の高解像度の信号は、電子画像センサに接続されたメモリバッファ１１６に一時的に格納される。 - 特許庁

The OUM 100 comprises bit lines 9 electrically connected to the memory layer 6 and extended in a predetermined direction.例文帳に追加

ＯＵＭ１００は、記憶層６に電気的に接続されて所定の方向に延びるビット線９を備える。 - 特許庁

A storage controller of the storage device is connected to the plurality of ODDs and a nonvolatile memory via a storage bus.例文帳に追加

ストレージ装置のストレージ制御部はストレージバスを介して、複数のＯＤＤと不揮発メモリに接続されている。 - 特許庁

A memory element is used as the semiconductor element 5, for example, and its terminals are connected to respective connection patterns 6.例文帳に追加

半導体素子５として例えばメモリ素子を使用し、その端子は各々接続パターン６とつながっている。 - 特許庁

An address outputted from an address generating circuit 5 in the ASIC 2 is connected with the memory 6 through an address bus.例文帳に追加

ＡＳＩＣ２内部のアドレス生成回路５が出力するアドレスはアドレスバスを介してメモリ６に接続される。 - 特許庁

The electric selecting devices, the data memory, an electric motor, and an electric displaying device (16) are connected to the electric controlling device.例文帳に追加

電気選択装置、データメモリ、電動モータおよび電気表示装置（１６）は電気制御装置に接続されている。 - 特許庁

Only a pad 11A for clock signal and a pad 11B for input data are connected to a serial register 9 of this semiconductor memory.例文帳に追加

シリアルレジスタ９には、クロック信号用パッド１１Ａと入力データ用パッド１１Ｂのみが接続される。 - 特許庁

The system for rendering the volume data set is provided with a plurality of parallel rendering pipelines connected to a rendering memory.例文帳に追加

ボリュームデータセットをレンダリングするシステムは、レンダリングメモリに連結された複数の並列レンダリングパイプラインを備える。 - 特許庁

The plurality of signal-line drawing portions are arranged around the memory cell array and are connected to the plurality of signal lines.例文帳に追加

複数の信号線引き出し部は、メモリセルアレイの周辺に配され、複数の信号線に接続されている。 - 特許庁

A pair of bit lines BL and bBL of a memory cell array 1 are connected to a sense amplification circuit 2 via a transfer gate 4.例文帳に追加

メモリセルアレイ１のビット線対ＢＬ，ｂＢＬはトランスファゲート４を介してセンスアンプ回路２に接続される。 - 特許庁

A semiconductor memory card 3 is inserted to an insertion part 2 on the side face of a main body part 1 and is connected to an internal connector.例文帳に追加

本体部１の側面の挿入部２に半導体メモリカード３を挿入して内部のコネクタと接続する。 - 特許庁

Said memory transistor 20 and the selection transistor 30 are series connected to the second impurity region 23.例文帳に追加

メモリトランジスタ２０と選択トランジスタ３０とは第２の不純物領域２３において直列に接続されている。 - 特許庁

Thereby, the control circuit raises a potential of the first wiring connected to the memory cell up to a third potential by coupling.例文帳に追加

これによりメモリセルに接続された第１配線の電位をカップリングにより第３の電位まで上昇させる。 - 特許庁

The test pad 8 is electrically connected to the semiconductor chip 5a for the memory through wiring of the base substrate 4.例文帳に追加

テストパッド８はベース基板４の配線を通じてメモリ用の半導体チップ５ａに電気的に接続されている。 - 特許庁

Bit lines BL1, BL2, BL3, BL4 are connected respectively to memory cells C11-C14, C21-C24, C31-C34, C41-C44.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４はメモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４にそれぞれ接続されている。 - 特許庁