「memory connected」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

This wireless IC tag has a memory controller 600 checking memory size information 114, 115 of one or more external memories 702, 703 connected through a connection device 800, and assigning the external memories 702, 703 to the same memory space as the internal memory 701.例文帳に追加

接続装置８００を介して接続される１以上の外部メモリ７０２・７０３のメモリサイズ情報１１４、１１５をチェックし、外部メモリ７０２・７０３を内部メモリ７０１と同じメモリ空間上に割当てるメモリコントローラ６００を備えた無線ＩＣタグ。 - 特許庁

A memory cell 1 is a nonvolatile memory cell having a single-layer polysilicon structure, and is provided with a selection transistor T1 connected to a word line SWL, a cell transistor T2 connected to the selection transistor T1 in series, and a capacitor C1 connected to a gate of the cell transistor T2.例文帳に追加

メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲートに接続されたキャパシタＣ１とを備える。 - 特許庁

A host unit 1 is connected through an interface 2 with a system bus 3 which is connected with a processor 4, a program ROM 5, a working memory 6, a font ROM 7, an image memory 8, and a print engine interface 9 which is further connected with a print engine 20.例文帳に追加

上位装置１は、インタフェース２を介してシステムバス３と接続され、システムバス３には、プロセッサ４、プログラムＲＯＭ５、ワーキングメモリ６、フォントＲＯＭ７、画像メモリ８、プリントエンジンインタフェース９が接続され、プリントエンジンインタフェース９には、プリントエンジン２０が接続されて構成される。 - 特許庁

The magnetic memory of spin injection writing type comprises a memory cell 1 having a magnetoresistive effect element 3 whose one end is connected to a first node and a selective transistor 4 of which a first diffusion region is connected to the other end of the magnetoresistive effective element and the second diffusion region is connected to the second node.例文帳に追加

スピン注入書き込み型磁気記憶装置は、一端が第１ノードに接続される磁気抵抗効果素子３と、第１拡散領域が磁気抵抗効果素子の他端に接続され、第２拡散領域が第２ノードに接続される選択トランジスタ４とを有するメモリセル１を含む。 - 特許庁

This ferroelectric memory device includes a memory cell having a switching transistor having a ferroelectric capacitor, a gate connected to a word line, a first current electrode connected to a bit line, and a second current electrode connected to a plate line through the ferroelectric capacitor.例文帳に追加

強誘電体メモリ装置は強誘電体キャパシタ、ワードラインに連結されるゲート、ビットラインに連結される第１電流電極、及び前記強誘電体キャパシタを通じてプレートラインに連結された第２電流電極を有するスイッチングトランジスタを有するメモリセルを含む。 - 特許庁

The IC card module 1 includes a plurality of first external connection terminals 11 and a plurality of second external connection terminals 12, both of which are exposed to a surface of a card base 10; a microcomputer connected to the first external connection terminals; a memory card controller connected to the second external connection terminals; and a volatile memory connected to the memory card controller.例文帳に追加

ＩＣカードモジュール（１）は、カード基板（１０）の一表面に、複数の第１の外部接続端子（１１）と複数の第２の外部接続端子（１２）とを露出し、第１の外部接続端子に接続するマイクロコンピュータ、第２の外部接続端子に接続するメモリカードコントローラ、及びメモリカードコントローラに接続する揮発性メモリを有する。 - 特許庁

The semiconductor memory device comprises a semiconductor layer 13 formed on an insulating film 12, and a memory cell array having a plurality of memory cells 10 in which first and second transistors Tr1, Tr2 formed in the semiconductor layer are connected in series, formed and disposed in a matrix state connected to a bit line BL in which one side of the cell is connected and a reference potential is imparted to other side.例文帳に追加

絶縁膜１２上に形成された半導体層１３と、半導体層内に形成された第１および第２のトランジスタTr1，Tr2が直列接続されたメモリセル１０が複数個マトリックス状に配置形成され、前記メモリセルの一方側が接続されたビット線ＢＬに接続され、他方側に基準電位を与えられたメモリセルアレイとを備える。 - 特許庁

The DDR (double data rate) memory system is provided with a function for controlling ODT (on die termination) for each chip select, and is further provided with a memory controller, a first data bus and a second data bus connected to the memory controller, a first chip select connected to the first data bus, and a second chip select connected to the first data bus and the second data bus.例文帳に追加

チップセレクトごとにＯＤＴ（On Die Termination）を制御する機能を備えたＤＤＲ（Double Data Rate）メモリシステムであって、メモリコントローラと、メモリコントローラに接続された、第１のデータバス及び第２のデータバスと、第１のデータバスに接続された第１のチップセレクトと、第１データバス及び前記第２のデータバスに接続された第２のチップセレクトと、を備えている。 - 特許庁

The semiconductor memory device includes a memory element which includes a diode-connected first transistor, a second transistor whose gate is connected to one terminal of a source electrode and a drain electrode of the diode-connected first transistor, and a capacity element connected to the one terminal of the source electrode and the drain electrode of the diode-connected first transistor and the gate of the second transistor.例文帳に追加

ダイオード接続した第１のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子にゲートが接続する第２のトランジスタと、ダイオード接続した第１のトランジスタのソース電極及びドレイン電極の一方の端子及び第２のトランジスタのゲートに接続する容量素子を有するメモリ素子を含む半導体記憶装置である。 - 特許庁

A camera 5 is installed in a body case 4, and a frame memory 9 is connected to the camera 5, and a motion vector extraction part 10 is connected to the frame memory 9, and a histogram analysis part 11 is connected to the motion vector extraction part 10, and a speed component detection part 12 is connected to the histogram analysis part 11, and a control part 6 is connected to the speed component detection part 12.例文帳に追加

本発明は、本体ケース４にカメラ５を設けるとともに、このカメラ５には、フレームメモリー９を接続し、このフレームメモリー９には動きベクトル抽出部１０を接続し、この動きベクトル抽出部１０にはヒストグラム解析部１１を接続し、このヒストグラム解析部１１には速度成分検出部１２を接続し、この速度成分検出部１２には前記制御部６を接続した。 - 特許庁

The common memory part 114 has ≥1 multiplexers, ≥1 memory controllers 142 connecting to the multiplexer, and ≥1 memory parts 143 connecting to the memory controller 142 and the memory controller 142 is connected to the interface part 111 or 112 through one multiplexer part 140.例文帳に追加

上記共有メモリ部１１４は、１つ以上のマルチプレクサと、該マルチプレクサに繋がる１つ以上のメモリコントローラ１４２と、該メモリコントローラ１４２に繋がる１つ以上のメモリ部１４３を有し、前記メモリコントローラ１４２を１つのマルチプレクサ部１４０を介して上記インターフェース部１１１またはインターフェース部１１２に接続されている。 - 特許庁

To enable switchable use of memory cards more than I/Fs by executing control of supplying a signal only to a memory card to be used and supplying no signals to memory cards not to be used when a plurality of memory cards are connected to an I/F, in an electronic device having an I/F for memory cards.例文帳に追加

メモリカードのＩ／Ｆを有する電子機器において、Ｉ／Ｆに複数のメモリカードを接続する際に、使用するメモリカードにのみ信号を供給し、使用しないメモリカードには信号を供給しないように制御することにより、前記Ｉ／Ｆの数よりも多くのメモリカードを切り替えて使用できるようにする。 - 特許庁

The microcomputer is provided with an operation unit 2 to perform an arithmetic processing, a cache memory 3 used as built-in memory to write/read data by the operation unit 2 and connected with an external memory 5 by bus and a cache validity flag 4 to display validity of the cache memory 3 used as the built-in memory by the arithmetic unit 2.例文帳に追加

演算処理を行う演算ユニット２と、この演算ユニット２によりデータの書き込み・読み出しを行うとともに、外部メモリ５にバス接続された内蔵メモリ兼キャッシュメモリ３と、演算ユニット２により内蔵メモリ兼キャッシュメモリ３の有効性を表示するキャッシュ有効フラグ４とを有する。 - 特許庁

In an information processing system, a plurality of information processing devices CHIP0 and CHIP1 are connected to multiport memory MPMEM0 that has a plurality of ports, and memory areas in multiport memory MPMEM0 can be altered to memory areas occupied by certain ports and memory areas shared by a plurality of ports.例文帳に追加

情報処理システムにおいて、複数の情報処理装置ＣＨＩＰ０、ＣＨＩＰ１と、複数のポートを持つマルチポートメモリＭＰＭＥＭ０とを接続させ、マルチポートメモリＭＰＭＥＭ０内の記憶領域に対し、あるポートが占有する記憶領域や、複数のポートが共有する記憶領域を変更できるようにする。 - 特許庁

To provide a multipage reading method for a NAND type flash memory device having a multiplane structure which can simultaneously read a cell connected to an even bit line and a memory cell connected to an odd bit line in one page.例文帳に追加

一つのページ内のイブンビットラインに接続されたセルとオッドビットラインに連結されたメモリセルとを同時に読み出しすることが可能な、マルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置のマルチページ読み出し方法の提供。 - 特許庁

A memory card MC to be an external storage medium can be connected to a card slot 31 and a control part 20 can input/output data to/from the memory card MC connected to the card slot 31 through a card interface part 32.例文帳に追加

カードスロット３１には、外部記憶媒体としてのメモリカードＭＣが接続可能であり、制御部２０は、カードインターフェイス部３２を介して、カードスロット３１に接続されたメモリカードＭＣとの間でデータの入出力を行うことができる。 - 特許庁

The nonvolatile semiconductor memory device includes: a sense amplifier; bit lines connected to a sense amplifier; a memory cell transistor and a dummy cell transistor connected in parallel to the bit lines; and a current generating circuit for supplying a test current to a current node.例文帳に追加

不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。 - 特許庁

The multiplexer MUX1 connects a main bit line connected to an L-side electrode of the even-numbered memory cell to the sense amplifier SA0, and connects a main bit line connected to an R-side electrode of the odd-numbered memory cell to the sense amplifier SA1.例文帳に追加

マルチプレクサＭＵＸ１は、偶数番目のメモリセルのＬ側電極に接続されたメインビット線をセンスアンプＳＡ０に接続し、奇数番目のメモリセルのＲ側電極に接続されたメインビット線をセンスアンプＳＡ１に接続する。 - 特許庁

The semiconductor storage device is provided with: a memory cell 1 connected to a bit line BL and comprising a ferroelectric capacitor 3 having hysteresis characteristics; and a chopper comparator 2 connected to the bit line BL and reading out data stored in the memory cell 1.例文帳に追加

この半導体記憶装置は、ビット線ＢＬに接続され、ヒステリシス特性を有する強誘電体キャパシタ３を含むメモリセル１と、ビット線ＢＬに接続され、メモリセル１に記憶されたデータを読み出すチョッパコンパレータ２とを備えている。 - 特許庁

One electrode in each memory capacitor C in a memory cell MC is connected to one of plural bit lines BLi through a corresponding selection transistor T and the other electrode is connected to one of plate segments PLA, PLB, PLC and PLD.例文帳に追加

メモリセルＭＣにおける各メモリキャパシタＣの一方の電極は、対応する選択トランジスタＴを介して複数のビットラインＢＬｉのうちの１つと接続されており、他方の電極はプレートセグメントＰＬＡ，ＰＬＢ，ＰＬＣ，ＰＬＤの１つと接続されている。 - 特許庁

Between corresponding control terminals CON and between address terminals ADDR of a testing equipment 2 and a flash memory 1 are connected to each other and the input/output terminals IO 1 to 7 of the testing equipment 2 are connected to data terminals DQ 1 to 7 of the flash memory 1.例文帳に追加

試験装置２とフラッシュメモリ１の対応する制御端子ＣＯＮ間及びアドレス端子ＡＤＤＲ間を接続し、この試験装置２の入出力端子ＩＯ１〜７をフラッシュメモリ１のデータ端子ＤＱ１〜７に接続する。 - 特許庁

Memory elements provided by an integrated circuit having a memory cell storing data bits corresponding to one side of voltage of Low and High are connected to a data node storing data bits, also, connected to reversed data node storing inversion of data bit.例文帳に追加

ローとハイの電圧の一方に対応するデータービットを記憶するメモリーセルを有する集積回路が提供されるメモリー要素はデータビットを記憶するデータノードにつながれ、また、データビットの反転を記憶する反転データノードにつながれる。 - 特許庁

Data to be stored are stored in a pair of memory cells by complementary data and a pair of these memory cells are connected to a pair of bit lines BL and /BL connected to a common sense amplifier SA in response to the selection of a word line WL.例文帳に追加

記憶すべきデータを相補データで１対のメモリセルに記憶し、その１対のメモリセルが、ワード線WLの選択に応答して共通のセンスアンプSAに接続される１対のビット線BL、/BLに接続されるように構成することを特徴とする。 - 特許庁

The local network device 140 is connected to the local network power supply and the card reader 150 which reads information stored in a memory card is connected to the card reader power supply.例文帳に追加

ローカルネットワーク装置140がローカルネットワーク電源に接続されており、メモリカードに記憶された情報を読み取るカード読取機150がカード読取機電源に接続されている。 - 特許庁

The ID of the meter connected through a slave device 40 connected through the specific small power radio communication to the 1N master device 30 is recorded in the memory of the 1N master device 30.例文帳に追加

一方、１Ｎ親機３０に特定小電力無線によって接続された子機４０を介して接続されたメータのＩＤは１Ｎ親機３０のメモリに記録する。 - 特許庁

The memory cell includes a breakdown transistor M0 having its gate connected to a program wordline WP, and a write transistor M1 connected in series at a sense node to the breakdown transistor.例文帳に追加

このメモリセルは、ゲートをプログラムワード線ＷＰと接続された降伏トランジスタＭ０と、降伏トランジスタとセンスノードで直列に接続された書き込みトランジスタＭ１と、を具備する。 - 特許庁

A computer system has a computer that includes a plurality of CPU sockets including one or more CPU cores, a memory controller, memories connected under the respective plurality of CPU sockets, the plurality of CPU sockets being connected to each other.例文帳に追加

コンピュータシステムは、１個または複数のＣＰＵコア、メモリコントローラ、メモリ、及びクロスバスイッチを備えたＣＰＵソケットを複数接続して構成されるコンピュータを有する。 - 特許庁

Memory cells MC of M pieces connected in series to a ferroelectric capacitor FC and a transistor CRT for selection are connected in parallel between a drive line DL and a bit line BL.例文帳に追加

強誘電体キャパシタＦＣと選択用トランジスタＣＲＴとを直列に接続したメモリセルＭＣを、ドライブラインＤＬとビットラインＢＬとの間にＭ個並列に接続する。 - 特許庁

To provide a DMA controller for smoothly executing data transfer between a module group or memory connected to a bus and a module group connected to a network.例文帳に追加

バスに接続されたモジュール群やメモリと、ネットワークに接続されたモジュール群との間のデータ転送を円滑に行うことが可能となるＤＭＡコントローラを提供する。 - 特許庁

The bit lines connected to nonvolatile memory cells are connected to a comparator 105 through a bit line selector circuit 104 controlled by the bit line selector circuit driver 103.例文帳に追加

不揮発性のメモリセルに接続されたビット線を、ビット線選択回路ドライバ１０３で制御されるビット線選択回路１０４を介して、比較器１０５に接続する。 - 特許庁

One side of two memory block regions 32, 40 selected simultaneously is connected to a first power source line 50, the other side 40 is connected to a second power source line 52.例文帳に追加

同時に選択される２つのメモリブロック領域３２，４０の一方３２は、第１の電源線５０に接続され、他方４０は、第２の電源線５２に接続されている。 - 特許庁

One side of two memory block regions 30, 42 selected simultaneously is connected to a first power source line 50, the other side 42 is connected to a second power source line 52.例文帳に追加

同時に選択される２つのメモリブロック領域３０，４２の一方３０は、第１の電源線５０に接続され、他方４２は、第２の電源線５２に接続されている。 - 特許庁

At least one first module out of the plurality of modules is connected to two ports of the memory control circuit, and each of the other modules is connected to one port.例文帳に追加

ここで、複数のモジュールのうち少なくとも１つの第１モジュールは、メモリー制御回路の２つのポートに接続され、他のモジュールはそれぞれ１つのポートに接続されている。 - 特許庁

A plurality of processing units each including a cache memory are mutually connected through a mutual connection means and connected to a main storage 150 shared by the plurality of units.例文帳に追加

キャッシュメモリを持つ複数のプロセッシングユニットが、相互接続手段を介して相互に接続され、また、複数のユニットで共有する主記憶150に接続されて構成されている。 - 特許庁

A first external memory 20 is connected via serial wiring 22 to a serial/parallel converter 19 and is connected to the data processor, such as a CD-ROM encoder/decoder 11.例文帳に追加

第１の外部メモリ２０は、シリアル配線２２を介してシリアル／パラレル変換回路１９と接続され、ＣＤ−ＲＯＭエンコーダ／デコーダ１１などのデータ処理装置と接続される。 - 特許庁

A bit line connected with a selection memory cell selected by the selection block address and a bit line in the dummy block are connected respectively to differential input terminals of the sense amplifier circuit 9.例文帳に追加

選択ブロックアドレスで選択される選択メモリセルが接続するビット線と、ダミーブロック内のビット線を夫々センスアンプ回路９の差動入力端子に接続する。 - 特許庁

Each memory cell comprises a transistor connected to one line among word lines and one line among bit lines and a ferroelectric capacitor connected to one among transistors and plate lines.例文帳に追加

各メモリセルはワードラインのうち１つとビットラインのうち１つに連結されたトランジスタと、トランジスタとプレートラインのうち、１つに連結された強誘電体キャパシタを含む。 - 特許庁

As the loaded memory is connected to the USB hub, a main function of the USB device is also connected to the computer via a single USB connection passing through the USB hub.例文帳に追加

搭載メモリをＵＳＢハブに接続するので、ＵＳＢデバイスの主要機能も、ＵＳＢハブを通る単一ＵＳＢ接続を経由してコンピュータに対し接続される。 - 特許庁

An input terminal Y for each memory element is connected with a ϕI line 110 via resistances R_a, R_b, R_c, R_d, and a power source terminal VS is connected with a VGA line 113.例文帳に追加

さらに、各メモリ素子の入力端子Ｙは抵抗Ｒ_a ，Ｒ_b ，Ｒ_c ，Ｒ_d を介してφ__I ライン１１０に、電源端子Ｖ_S はＶ_GAライン１１３に接続されている。 - 特許庁

In the case of changing the receiving size of a receiving memory, the electronic apparatus connected to the network informs the other electronic apparatuses connected to the network of this change.例文帳に追加

ネットワーク上に接続された電子機器は、受信用メモリの受信サイズを変更した際に、この変更をネットワークに接続されている他の電子機器に伝える。 - 特許庁

An isolation control signal ϕt is input into the gate of an isolation transistor to separate a bit line connected to memory cells and a sense amplifier section bit line connected to a sense amplifier.例文帳に追加

分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する。 - 特許庁

An L1 cache consisting of L1 data (a data array) and dir (a directory) are provided in processors IP0 to IPn, plural L2 caches are connected with the respective L1 caches and the L2 caches are connected with a main memory L3.例文帳に追加

処理装置IP0〜IPnには、L1 data(データアレイ)とdir(ディレクトリ)からなるL1キャッシュが設けられ、各L1キャッシュには複数のL2キャッシュが接続され、L2キャッシュは主メモリL3に接続される。 - 特許庁

This configuration supports a more feature-rich Java Virtual Machine (JVM) than MIDP-based mobile phones, which typically have 128 to 512KB of memory and use the Connected Limited Device Configuration (CLDC).例文帳に追加

この構成は、MIDP ベースの携帯電話よりも機能豊富な JVM をサポートするものです。 これらの携帯電話のメモリーは通常 128K 〜 512K バイトであり、CLDC (Connected Limited Device Configuration) が使用されています。 - NetBeans

To provide a bus connecting circuit bus-connected to a bridge circuit having a plurality of prefetch buffers and accessing a memory, and to efficiently use a bus even when one bus connecting circuit is connected.例文帳に追加

メモリをアクセスし、プリフェッチバッファを複数有するブリッジ回路にバス接続されるバス接続回路に関し、１つのバス接続回路を接続しても、バスを効率良く使用する。 - 特許庁

A transistor N10 is connected between a tangent line node ND1 connected to a memory cell array MCA and a resistor R1 constituting a voltage detecting circuit VDC.例文帳に追加

メモリセルアレイＭＣＡに接続される接続ノードＮＤ１と、電圧検出回路ＶＤＣを構成する抵抗Ｒ１の相互間には、トランジスタＮ１０が接続されている。 - 特許庁