「memory latency」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The memory managing system applies the priority order to the requests of access to the memory and arbitrates these requests so that latency can be minimized.例文帳に追加

メモリ管理システムは、メモリへのアクセスの要求に優先順位をつけ、これらの要求を調停するので、レイテンシを最小化することができる。 - 特許庁

To provide a memory access system suitable for suppressing increase in latency and suppressing lowering of system performance even in a memory integrating configuration.例文帳に追加

レイテンシの増大を抑え、メモリ統合構成においてもシステム性能の低下を抑えるに好適なメモリアクセス方式を提供することにある。 - 特許庁

To provide a microprocessor provided with a RAM capable of reading and writing data with latency being the same degree as that of a cache memory.例文帳に追加

キャッシュメモリと同程度のレイテンシーでデータの読み書きができるＲＡＭを備えたマイクロプロセッサの提供。 - 特許庁

To provide a latency control circuit for a semiconductor memory device in which operation performance can be improved by varying latency by refresh during a burst read period in a synchronous pseudo SRAM.例文帳に追加

同期式擬似ＳＲＡＭにおいて、バースト読み出し動作時、リフレッシュによりレイテンシを可変して、動作性能を向上させ得る半導体メモリ装置のレイテンシ制御回路を提供すること。 - 特許庁

The differences in system read latencies of each device are thereby compared, and each memory device is operated with a device system read latency which causes every device to exhibit the same system read latency.例文帳に追加

そこで、各デバイスのシステムリードレイテンシーの差を比較し、全てのデバイスが同一のシステムリードレイテンシーを示すようにさせるデバイスシステムリードレイテンシーで、各メモリデバイスをオペレートさせることによって、 - 特許庁

To reduce the latency of data transfer between memory cells by enabling data to be transferred directly between sense amplifiers in the memory system.例文帳に追加

メモリシステムにおいて、センスアンプ相互間において直接データを転送することを可能とすることによって、メモリセル相互間のデータ転送の待ち時間を減ずる。 - 特許庁

At self diagnostic test, the memory macro 1 can be tested with an internal clock signal iCLK and a second latency value information L1 optimal to the memory macro.例文帳に追加

また自己診断試験時にはメモリマクロに最適な内部クロック信号ｉＣＬＫや第２レイテンシ値情報Ｌ１でメモリマクロ１の試験を実行することができる。 - 特許庁

Thereby, the access to the main memory is not required at all in loading the data to the Delinquent Load, and the memory latency can be avoided.例文帳に追加

このようにすることによって、Delinquent Loadに対するデータロードに際してメインメモリへのアクセスを全く必要とせず、メモリレイテンシの発生を回避することが可能となる。 - 特許庁

In order to reduce access latency for data from other nodes, a portion of the remote system memory is allocated as a remote memory cache containing data corresponding to data resident in the home system memory.例文帳に追加

他のノードからのデータのアクセス待ち時間を低減するために、リモート・システム・メモリの一部が、ホーム・システム・メモリに内在するデータに対応するデータを含むリモート・メモリ・キャッシュとして割当てられる。 - 特許庁

METHOD AND APPARATUS FOR DETERMINING ACTUAL WRITE LATENCY AND ACCURATELY ALIGNING START OF DATA CAPTURE WITH ARRIVAL OF DATA AT MEMORY DEVICE例文帳に追加

実ライトレイテンシーを測定しデータキャプチャの開始をデータのメモリ装置への到着に正確にアライメントする方法および装置 - 特許庁

For example, the transmitter and/or receiver latency paths of the transceiver can share an interleaver/deinterleaver memory.例文帳に追加

例えば、送受信機の送信器および／または受信器のレイテンシーパスは、インターリーバー／デインターリーバーメモリを共有してもよい。 - 特許庁

To provide a behavioral synthesis apparatus that can implement a memory access latency reduction and a circuit area reduction.例文帳に追加

メモリアクセスに関わるレイテンシの低減、回路面積を小さくできるようにするための動作合成装置を提供する。 - 特許庁

To shorten latency in the case of a cache miss by making a start in advance of a cache memory reference instruction and performing data replacement.例文帳に追加

キャッシュメモリ参照命令の実行より先行して起動してデータリプレースを行い、キャッシュミス時のレーテンシを短縮する。 - 特許庁

An arbitration circuit 108 is configured to accept a read/write request from a master 101 such as a CPU for which low latency is required with a fixed interval so that the master 101 can perform memory access with low latency.例文帳に追加

調停回路１０８は、低レイテンシが求められるＣＰＵ等のマスタ１０１からのリードライト要求を一定間隔で受け付けることで、マスタ１０１が低レイテンシでメモリアクセスを行う。 - 特許庁

To provide a data processor which can reduce the power consumption of a memory and shorten the latency of memory operation when memory returns from a low power consumption state and starts the operation.例文帳に追加

メモリの消費電力を低減することができると共に、低消費電力状態から復帰させてメモリを動作させる場合にメモリ動作のレイテンシを短縮することができるデータプロセッサを提供する。 - 特許庁

To reduce memory access latency by using address data corresponding to a main memory and loaded into the same cell as that of a request issuing source processor as a target to be preferentially swapped.例文帳に追加

リクエスト発行元のプロセッサと同じセルに搭載された主メモリに対応するアドレスデータを優先的のスワップ対象とするようにしてメモリアクセスレイテンシを小さくする。 - 特許庁

To provide a semiconductor integrated circuit device suitable to be used as a high speed cache memory by reducing read-latency in a synchronous burst memory capable of performing address pipeline operation.例文帳に追加

アドレスパイプライン動作が可能な同期型バーストメモリにおけるリード・レイテンシーを少なくし、高速のキャッシュメモリとして使用に適した半導体集積回路装置を提供すること。 - 特許庁

For instance, a memory startup control block CTRL1 is provided between a memory block MEM1 invariant in access latency represented by an SRAM or the like and an arithmetic block IP1.例文帳に追加

例えば、ＳＲＡＭなどに代表されるアクセスレイテンシ不変のメモリブロックＭＥＭ１と演算ブロックＩＰ１との間にメモリ起動制御ブロックＣＴＲＬ１を設ける。 - 特許庁

The moving image processing method processes a syntax element with high appearance frequency by using a probability state variable held in a second memory 13 with small access latency and processes other syntax elements by using a probability state variable held in a first memory 12 with large access latency.例文帳に追加

本発明は、アクセスレイテンシの小さな第２のメモリ１３に保持した確率状態変数を用いて出現頻度の高いシンタックスエレメントを処理し、アクセスレイテンシの大きな第１のメモリ１２に保持した確率状態変数を用いて他のシンタックスエレメントを処理する。 - 特許庁

To provide a cache memory control circuit that caches data in a plurality of memory spaces in a cache memory, and reduces power consumption without reducing an operating frequency of a processor or increasing the latency of memory access.例文帳に追加

複数のメモリ空間のデータをキャッシュメモリにキャッシュするキャッシュメモリ制御回路において、プロセッサの動作周波数の低減及びメモリアクセスのレイテンシの増加をさせることなく、消費電力を低減することができるキャッシュメモリ制御回路を提供する。 - 特許庁

The data unit is moved to a second memory location different from the first memory location that is selected based on a correspondence between a known latency of the second memory location and the usage frequency of the data unit, in which the second memory location is the primary data storage location for the data unit.例文帳に追加

データ単位は、第１メモリ場所とは異なる、第２メモリ場所の既知の待ち時間とデータ単位の使用頻度との間の相関に基づいて選択された、データ単位のための主データ格納場所である第２のメモリ場所に移動される。 - 特許庁

To provide a test circuit for testing a synchronous memory circuit 3 which is operated with a high clock frequency and which is capable of adjusting test latency.例文帳に追加

高クロック周波数で動作する、テストレイテンシーが調節可能な、同期メモリ回路３をテストするためのテスト回路を提供する。 - 特許庁

Data transfer among a master node (300) and a plurality of memory nodes (301 to 308) is performed via a synchronized fixed latency loop bus (255).例文帳に追加

マスタノード（３００）と複数のメモリノード（３０１〜３０８）との間のデータ転送は同期固定レイテンシループバス（２５５）を介して行われる。 - 特許庁

To enable suppression of the size of memory which stores path selection information used in trace-back processes, and the latency accompanying decoding.例文帳に追加

トレースバック処理に用いるパス選択情報を格納するメモリのサイズと、復号に伴うレイテンシを抑えることができるようにする。 - 特許庁

To provide a switch for quickly transmitting data by shortening latency without deteriorating storage efficiency of a memory.例文帳に追加

本発明に係るスイッチは、メモリの格納効率を落とすことなくレイテンシを短縮して高速に伝送可能とすることを目的とする。 - 特許庁

In this memory access load distribution device, the load status of a memory is detected by an address trace mechanism equipped with a trace function for collecting the statistics of access so that the deviation/contention of memory access to be issued by each processor can be discriminated, and a memory space is exchanged (swapped) so that the latency of the memory access can be improved.例文帳に追加

各プロセッサから発行されるメモリアクセスの偏り/競合が判別できるようアクセスの統計を採取するトレース機能を備えたアドレストレース機構によりメモリの負荷状態を検出し、メモリアクセスのレイテンシを改善するようメモリ空間を交換（スワップ）する。 - 特許庁

To provide an information processing device composed of a plurality of nodes including a main memory and a cache memory, which reduces the latency of each memory, and improves the throughput of each snoop operation.例文帳に追加

メインメモリとキャッシュメモリを有するプロセッサとをそなえた複数のノードで構成される情報処理装置において、メモリアクセスのレイテンシを短縮するとともに、スヌープ処理のスループットを改善することを目的とする。 - 特許庁

To provide a memory device which achieves high data transfer rate and uniform latency time, the memory device being of a type for outputting a ready signal to the outside.例文帳に追加

本発明は、レディ信号を外部に出力するタイプのメモリ装置において、データ転送レートの高速化およびレイテンシ時間の均一化を図ることが可能な、メモリ装置を提供する。 - 特許庁

To reduce the capacity of a buffer FIFO by suppressing an increase in memory access latency that each master suffers even if memory access from a plurality of masters conflicts.例文帳に追加

複数のマスタからのメモリアクセスが競合した場合にも、それぞれのマスタが蒙るメモリアクセスレイテンシの増加を抑制し、緩衝ＦＩＦＯの容量を削減できるようにすることを課題とする。 - 特許庁

The latency reduction system includes a plurality of nodes, and the node includes a shared memory, a storage means, a registration means, and a transmission means.例文帳に追加

本発明のレイテンシ短縮システムは、複数のノードを含み、該ノードは、共有メモリと、記憶手段と、登録手段と、送信手段とを備える。 - 特許庁

To provide an information processing system that reduces a reduction in data processing speed due to initial access latency, while preventing unnecessary wasteful memory access.例文帳に追加

初期アクセスレイテンシによるデータ処理速度の低下を低減するとともに無駄なメモリアクセスの発生しない情報処理システムを提供する。 - 特許庁

To provide technology with which a timing test satisfying latency restriction can be easily performed in a memory interface built in a semiconductor device.例文帳に追加

半導体装置に備えられたメモリインターフェイスにおいて、レイテンシの制約を満たすタイミング試験を容易に実施可能な技術を提供する。 - 特許庁

The latency from transmission of the reading command to return of the read data is fixed by this structure in the case of access to any memory node.例文帳に追加

この構成は、どのメモリノードに対するアクセスであっても、読出しコマンドの送出から読出しデータのリターンまでのレイテンシを一定にする。 - 特許庁

To provide a semiconductor memory capable of sufficiently securing a reading margin by efficiently using period according to specified CAS latency.例文帳に追加

指定されたＣＡＳレイテンシに応じた期間を有効利用することで、読み出しマージンを十分確保できる半導体記憶装置を提供する。 - 特許庁

Moreover, the output driver is provided with a mode register set which stores the CSA latency information of a semiconductor memory device and the driving capabilities of the pull-up driver and the pull-down driver are varied in response to the CAS latency information.例文帳に追加

また前記出力ドライバは前記半導体メモリ装置のＣＡＳレーテンシ情報を保存するモードレジスタセットを備え、前記プルアップドライバおよび前記プルダウンドライバの駆動能力が前記ＣＡＳレーテンシ情報に応答して可変する。 - 特許庁

An address circuit 902 addresses the memory and stores the present address and the one or more succeeding addresses in order for pre-fetch memory regions 904 to 904c to hide the latency of the memory access during the time of the address change by the address circuit.例文帳に追加

アドレス回路９０２はメモリをアドレスし、プリフェッチ記憶領域９０４ａ−９０４ｃがそのアドレス回路によるアドレス変更の間のメモリアクセスのレイテンシを隠すために、現在アドレスと１つ以上の後続アドレスとをストアする。 - 特許庁

To flexibly ensure latency even when access requests from a plurality of access masters continuously compete with each other by a memory access controller.例文帳に追加

メモリアクセス制御装置によって、複数のアクセスマスタからのアクセス要求が連続して競合する場合にも、柔軟にレイテンシを保証できるようにする。 - 特許庁

To provide a data transfer controller to be connected with the memory port node of a multi-processor while holding reading latency constant without depending on the distance to the node.例文帳に追加

ノードまでの距離に依存せずに読出しレイテンシを一定に維持してマルチプロセッサ装置のメモリポートノードと接続し得るデータ転送コントローラを提供する。 - 特許庁

To provide a semiconductor memory element which allows data to be output regardless of CAS latency information or clock information, and data-access time to be measured within a short period of time.例文帳に追加

ＣＡＳレイテンシ情報やクロック情報に関係なしにデータを出力し、速い時間内にデータアクセスタイムを測定する半導体メモリ素子の提供。 - 特許庁

To provide a new technique enabling the reduction of a memory read latency period at a local node in a multiprocessor system of SMP configuration.例文帳に追加

本発明は、ＳＭＰ構成のマルチプロセッサシステムにおいて、ローカルノードにおけるメモリリードのレイテンシの短縮を実現する新たな技術の提供を目的とする。 - 特許庁

To reduce the frequency of arbitration procedures of bus control and a latency between channels by receiving a plurality of DMA (Direct Memory Access) demands by a single bus hold demand.例文帳に追加

一度のバスホールド要求で複数のＤＭＡ要求を受け付け、バス支配権の調停手続き回数とチャネル間のレーテンシを低減できること。 - 特許庁

To provide a method for eliminating latency when searching for a continuous memory space by an input/output DMA request from a device driver.例文帳に追加

デバイス・ドライバの入出力ＤＭＡリクエストにより連続するメモリ空間を探索する際の遅延時間を除去するための方法を提供する。 - 特許庁

By omitting totaling processing of the snoop results when possible by use of the information of the cache copy tag of its own node, the memory access latency is shortened.例文帳に追加

自ノードのキャッシュコピータグの情報を使って可能な場合にはスヌープ結果の集計処理を省略することでメモリアクセスレイテンシの短縮を図る。 - 特許庁

To consequentially improve latency for memory access and execution performance for programs effectively using general registers in multithreading method or the like.例文帳に追加

マルチスレッド方式などにおいて、汎用レジスタを有効に使用して、結果的にメモリアクセスのレイテンシを向上させて、プログラムの実行性能を向上させることにある。 - 特許庁

To provide a video signal processing device and method that allow improvement of latency while reducing a data amount when accessing to an external memory and frequencies of accessing to the external memory, and to provide a video signal decoding device.例文帳に追加

外部メモリに対してアクセスする頻度及びデータ量を低減でき、レイテンシを改善することが可能な映像信号処理装置及び方法、並びに映像信号復号装置を提供する。 - 特許庁