「n8」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When the prediction timer TF times up (N5) before substrate carrier motion is finished (N7), a counted value C of a counter is increased (N8).例文帳に追加

基板搬送動作が終了するよりも前に（Ｎ７）、予報タイマＴＦがタイムアップすると（Ｎ５）、カウンタの計数値Ｃがインクリメントされる（Ｎ８）。 - 特許庁

A node N8 being the output node of a second stage part 12 is connected to the common voltage VCM via a switch SWb.例文帳に追加

第２ステージ部分１２の出力ノードであるノードＮ８はスイッチＳＷｂを介してコモン電圧ＶＣＭに接続される。 - 特許庁

N8- AND C8-LINKED PURINE BASE AND STRUCTURALLY RELATED HETEROCYCLE AS UNIVERSAL NUCLEOSIDE USED FOR OLIGONUCLEOTIDE HYBRIDIZATION例文帳に追加

オリゴヌクレオチド・ハイブリダイゼーションにユニバーサル・ヌクレオシドとして使用されるＮ８−及びＣ８−連結プリン塩基、並びに構造的に関連したヘテロ環 - 特許庁

The wavelength path is set as a drop and continue mode in nodes (nodes N5, N6, N7, N8) existing on the wavelength path which becomes off-line and signals arriving via the path are monitored.例文帳に追加

オフラインとなった波長パス上に存在するノード（ノードＮ５，Ｎ６，Ｎ７，Ｎ８）において当該波長パスをドロップアンドコンティニューモードに設定し、このパスを介して到来する信号をモニタする。 - 特許庁

In a bit line precharge/equalizing circuit, a bit line precharge transistor P3 and bit line equalizing transistors N7, N8 are configured with complementary transistors of a P-type and an N-type.例文帳に追加

ビット線プリチャージ・イコライズ回路において、ビット線プリチャージトランジスタＰ３と、ビット線イコライズトランジスタＮ７及びＮ８とを、Ｐ型及びＮ型の相補なトランジスタで構成する。 - 特許庁

A shared operation amplifier 37 presents an 4 input 1 output construction and its first negative input (node N4) is connected to the node N3 and its second negative input (node N9) is connected to the node N8.例文帳に追加

共用オペアンプ３７は４入力１出力構成を呈しており、その第１負入力（ノードＮ４）がノードＮ３に接続され、第２負入力（ノードＮ９）がノードＮ８に接続される。 - 特許庁

When a bottleneck is generated in the intermediate element N8 (S2), based on information collected related with each element of the storage system (S3), the bottleneck is detected (S4).例文帳に追加

中間の要素Ｎ８にボトルネックが発生した場合（Ｓ２）、ストレージシステムの各要素に関して収集された情報に基づいて（Ｓ３）、このボトルネックが検出される（Ｓ４）。 - 特許庁

The sense amplifier driver circuit (113) is provided for each of the sense amplifier latch circuits (116), and supplies the sense amplifier activation signals (n3, n4, n7, n8) to the plurality of sense amplifier latch circuits (116), respectively.例文帳に追加

センスアンプドライバー回路(113)は複数のセンスアンプラッチ回路(116)毎に設けられ、センスアンプドライバー回路(113)はセンスアンプ活性化信号(n3,n4,n7,n8)を複数のセンスアンプラッチ回路(116)毎に供給する。 - 特許庁

When a resource for the standby path P2 is secured in the case that the extra traffic P3 uses the resource, nodes N6 to N8, the node N1 receiving this message release the extra traffic P3 and then reserve the resource.例文帳に追加

このメッセージを受信したノードＮ6 〜Ｎ8 ，Ｎ1 は予備パスＰ2 のためのリソースを確保する際に、そのリソースをエクストラ・トラヒックＰ3 が使用している場合、エクストラ・トラヒックＰ3 を解放してからリソースを確保する。 - 特許庁

The drain of a transistor N7 constituting an N type sense amplifier NSAt is connected to a common line SA, and the drain of a transistor N8 is connected to a common line /SA.例文帳に追加

Ｎ型センスアンプＮＳＡｔを構成するトランジスタＮ７のドレインが共有線ＳＡに接続され、トランジスタＮ８のドレインが共有線／ＳＡに接続される。 - 特許庁

Thus, even if voltage of the search line SL connected to the gate is lowered, the ON current of the NMOS transistors N6 and N8 can be increased, so that the match line ML can be discharged at high speed.例文帳に追加

そのため、ゲートに接続されたサーチ線ＳＬを低電圧化しても、ＭＯＳトランジスタＮ６，Ｎ８のオン電流を大きくすることができ、マッチ線ＭＬを高速に放電することができる。 - 特許庁

For example, the mirror box 11 is fixed and supported in the camera body 10 by fixing screws N1 to N8 respectively disposed at eight corner parts of the mirror box 11 in rectangular box shape.例文帳に追加

例えば、矩形箱状をしたミラーボックス１１の８つの角部のそれぞれに配設した固定ネジＮ１〜Ｎ８によりボディ本体１０に固定支持する。 - 特許庁

The switches SWa and SWb are turned on when the first stage part 11 and the second stage part 12 are in a sample mode and reset potential of the nodes N3 and N4 and the nodes N8 and N9 to the common voltage VCM.例文帳に追加

スイッチＳＷａ及びＳＷｂは第１ステージ部分１１及び第２ステージ部分１２それぞれのサンプルモード時にオンし、ノードＮ３，Ｎ４及びノードＮ８，Ｎ９の電位をコモン電圧ＶＣＭにリセットする。 - 特許庁

When a resource assurance request message reaches the start point node N1, the start point node N1 issues a switch switching request message and each of the nodes N1, N5 to N8 set the switch on the basis of the reserved resource.例文帳に追加

リソース確保要求メッセージが、始点ノードＮ1 まで達すると始点ノードＮ1 はスイッチ切替要求メッセージを発行し、各ノードＮ1 ，Ｎ5 〜Ｎ8 は確保したリソースに基づいてスイッチを設定する。 - 特許庁

When the communication terminal 1 discriminates that the transmission of the automatic telephone recording message from the opposite station is finished (n8), the communication terminal 1 transmits an automatic telephone recording message delete code to the opposite station and interrupts the channel (n10-n12).例文帳に追加

そして、相手局からの留守録メッセージの送信が完了したと判定すると（ｎ８）、相手局に対して留守録メッセージ消去コードを送信するとともに、回線を切断する（ｎ１０〜ｎ１２）。 - 特許庁

By the voltage supply circuit 1180, the voltage of 12 V or 7 V is outputted to nodes N6, N7 in accordance with recording signals '1', '0', and by the voltage source circuit 1200, the voltage of 5 V or 0 V is outputted to nodes N8, N9.例文帳に追加

電圧供給回路１１８０は、記録信号の「１」，「０」に応じて１２Ｖまたは７Ｖの電圧をノードＮ６，Ｎ７に出力し、電圧供給回路１２００は、５Ｖまたは０Ｖの電圧をノードＮ８，Ｎ９に出力する。 - 特許庁

A transistor N2 is connected to a light emitting element 1 in series, and a connection contact point between the source of a current switching transistor N8 and the drain of a transistor N9 is connected to the gate of the transistor N2.例文帳に追加

発光素子１にはトランジスタＮ２が直列接続されており、トランジスタＮ２のゲートには、電流スイッチを構成するトランジスタＮ８のソースとトランジスタＮ９のドレインの接続接点が接続される。 - 特許庁

The N-channel MOS transistors N8, N12 receive a sense amplifier activation signal S0 for activating the sense amplifier 52 to the gate, and the N-channel MOS transistors N10, N14 receive a column selection signal CSL to the gate.例文帳に追加

ＮチャネルＭＯＳトランジスタＮ８，Ｎ１２は、センスアンプ５２を活性化するセンスアンプ活性化信号Ｓ０をゲートに受け、 ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１４は、コラム選択信号ＣＳＬをゲートに受ける。 - 特許庁

The TTL of the TC message originated from the terminal station N1 is canceled since it becomes 0 at the gateway GW, and is not transmitted to a terminal station N8 and the subsequent.例文帳に追加

端局Ｎ１から発信されたＴＣメッセージのＴＴＬは、ゲートウェイＧＷで０となるので破棄され、端局Ｎ８以降には伝達されない。 - 特許庁

A mirror current of transistors Q2-0 to Q2-7 in each of output circuits (10-1 to 10-160) always flows through any one of an output terminal Toi and a node N8, irrespective of the set value of pixel data.例文帳に追加

各出力回路（１０−１〜１０−１６０）におけるトランジスタＱ２−０〜Ｑ２−７のミラー電流は、画素データの設定値に関わりなく、出力端子ＴｏｉまたはノードＮ８の何れかを通って常に流れる。 - 特許庁

The method calculates the arranged position of a free node N8 not arranged on paths P1 to P3 having the anchor nodes N1 to N4 as opposite ends by setting an initial position on the outside of each side h1 to h4 of a square.例文帳に追加

そして、アンカーノードＮ１〜Ｎ４を両端とするパスＰ１〜Ｐ３上にないフリーノードＮ８の配置位置を、同一円周上に配置されたアンカーノードＮ１〜Ｎ４を頂点とする正方形の各辺ｈ１〜ｈ４の外側に初期位置を設定して算出する。 - 特許庁

Thereby, in the drawing area on the screen, The method approximately equalizes the number of edges from the anchor nodes N1 to N4 to the free node N8 to distances of the each other of the anchor nodes N1 to N4 and can display the whole outline of the graph to easily and intuitively understand.例文帳に追加

これにより、画面上の描画領域において、アンカーノードＮ１〜Ｎ４からフリーノードＮ８までのエッジ数とノード間の距離とを同程度にして、グラフ全体の概観を直感的に理解し易いように表示することができる。 - 特許庁

This gas shut-off device 5 records the communication code in a communication code recording part 11 when communicating last time, and outputs the communication code recorded on the communication recording part 11 to a communication processing part 12 as a last time communication code signal N8 when communicating this time.例文帳に追加

ガス遮断装置５において、前回通信時に通信コードを通信コード記録部１１に記録し、今回通信するときに通信コード記録部１１に記録している通信コードを通信処理部１２に前回通信コード信号Ｎ８として出力する。 - 特許庁

A voltage V2 between input terminals N7 and N8 of the ignition voltage generator 6 is generated by a step-up circuit 5 of "self-boosting type", based on a DC voltage supplied from the DC-DC converter 2 and an auxiliary voltage V0 supplied from an auxiliary power supply.例文帳に追加

点火電圧発生器６の入力端子Ｎ７及びＮ８間の電圧Ｖ２は、ＤＣ−ＤＣコンバータ２により供給される直流電圧及び補助電源により供給される補助電圧Ｖ０に基づいて、「自己ブースト型」の昇圧回路５により発生される。 - 特許庁

This nutritional supplementary food is obtained by mixing (u8) the dried (u6) and then crushed (u7) green or yellow vegetable powder A with dried (n8) and then crushed (n9) grain young leaf powder B in a prescribed ratio and then forming the mixture into powders (3), granules (4), hard capsules (5) or particules (6).例文帳に追加

乾燥後ｕ６に粉砕ｕ７された緑黄色野菜粉末Ａと、乾燥後ｎ８に粉砕ｎ９された穀物若葉粉末Ｂとが所定割合に混合ｕ８されて粉末状３、顆粒状４、ハードカプセル状５または粒状６に形成された栄養補助食品であることを特徴とする。 - 特許庁

An interface gate circuit 54 comprises N-channel MOS transistors N8, N10 serially connected across a bit line BL and a global IO line GIO, and N-channel MOS transistors N12, N14 serially connected across a bit line /BL and a global IO line /GIO.例文帳に追加

接続ゲート回路５４は、ビット線ＢＬとグローバルＩＯ線ＧＩＯとの間に直列に接続されるＮチャネルＭＯＳトランジスタＮ８，Ｎ１０と、ビット線／ＢＬとグローバルＩＯ線／ＧＩＯとの間に直列に接続されるＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４とを含む。 - 特許庁

When the bit line precharge operation is terminated, a bit line equalizing control signal BLEQ is set to an H level, a bit line precharge control signal BLPR is set to an L level, and the P-type bit line precharge transistor P3 and the N-type bit line equalizing transistors N7, N8 are all turned off.例文帳に追加

ビット線プリチャージ動作の終了時には、ビット線イコライズ制御信号ＢＬＥＱをＨレベルに、ビット線プリチャージ制御信号ＢＬＰＲをＬレベルにして、Ｐ型ビット線プリチャージトランジスタＰ３及びＮ型ビット線イコライズトランジスタＮ７、Ｎ８を全てオフする。 - 特許庁

Between an output terminal 14 and a power line 19, an output transistor N4 driven by a differential amplifier circuit 20 of an operational amplifier 16 and an output transistor N8 driven by a differential amplifier 23 of an operational amplifier 17 are connected in series to form an inverting amplifier circuit with the operational amplifier 16, and a lower limit clamp circuit with the operational amplifier 17.例文帳に追加

出力端子１４と電源線１９との間に、オペアンプ１６の差動増幅回路２０により駆動される出力トランジスタＮ４と、オペアンプ１７の差動増幅回路２３により駆動される出力トランジスタＮ８とを直列に接続し、オペアンプ１６により反転増幅回路を構成し、オペアンプ１７により下限クランプ回路を構成する。 - 特許庁

In the level shift circuit, a low pressure-resistant NMOS transistor N7 whose gate is connected to a first source voltage Vdd1 is inserted between an NMOS transistor N3 and an NMOS transistor N5; and a low pressure-resistant NMOS transistor N8 whose gate is connected to the first source voltage Vdd1 is inserted between an NMOS transistor N4 and an NMOS transistor N6.例文帳に追加

ＮＭＯＳトランジスタＮ３とＮＭＯＳトランジスタＮ５との間にゲートが第１電源電圧Ｖｄｄ１に接続された低耐圧のＮＭＯＳトランジスタＮ７を挿入すると共に、ＮＭＯＳトランジスタＮ４とＮＭＯＳトランジスタＮ６との間にゲートが第１電源電圧Ｖｄｄ１に接続された低耐圧のＮＭＯＳトランジスタＮ８を挿入するようにした。 - 特許庁