「primary clock」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

A primary side data transmitter L counts the clock signal of a primary side I.430 interface 11 by an Ir transmission timing generating part 13 and generates an interruption timing signal.例文帳に追加

プライマリ側データ伝送装置１は、プライマリ側Ｉ．４３０インタフェース１１のクロック信号をＩｒ送信タイミング生成部１３でカウントし、割り込みタイミング信号を生成する。 - 特許庁

There are included a clock loss sense and switchover circuit and method in which clock switchover is responsive to loss of a primary signal and to additional switch command signaling.例文帳に追加

１局面では、実施形態はクロックロスセンスおよびスイッチオーバーの回路と、クロックスイッチオーバーが１次信号のロスと追加のスイッチコマンドシグナリングとに応答する方法を提供する。 - 特許庁

A data transfer circuit holds input data according to a first clock pulse, holds output data of a primary stage according to a second clock pulse asynchronous to the first clock pulse, and transfers the output data to secondary data holding circuits.例文帳に追加

データ伝送回路は、入力されるデータを第１のクロックパルスに応じて保持し、前段の出力データを、第１のクロックパルスとは非同期の第２のクロックパルスに応じて保持し、後段のデータ保持回路に転送する。 - 特許庁

To generate high accuracy clock signals by correcting not only the primary temperature dependence but also secondary and more temperature dependence.例文帳に追加

１次の温度依存性だけではなく、２次以上の温度依存性を補正することにより、高精度のクロック信号を生成する。 - 特許庁

A real time clock(RTC) 25 is subjected to power feeding from a primary power supply 15 such as a vehicle battery in a normal operation.例文帳に追加

通常の動作においては、リアルタイム・クロック（ＲＴＣ）２５は、車両バッテリのような一次電源１５により給電する。 - 特許庁

In the asynchronous communication, the imaging device uses either of the primary terminal or the secondary terminal for data communication without using a clock signal.例文帳に追加

非同期通信時において、カメラはクロック信号を用いずに前記第１の端子又は前記第２の端子のいずれかでデータ通信する。 - 特許庁

Concerning digital input luminance data Yin, in a primary difference detecting circuit 10, an absolute value A and the polarity of a primary difference, which is the difference of data values between a certain pixel and a pixel preceding for one clock, are detected.例文帳に追加

１次差分検出回路１０で、デジタル入力輝度データＹｉｎにつき、ある画素と１クロック前の画素との間のデータ値の差分である１次差分の絶対値Ａと極性を検出する。 - 特許庁

A primary delta-sigma modulation circuit 1 samples an input voltage VIN under a clock signal ϕ1, performs charge transfer to an electrostatic capacitor Cs under a clock signal ϕ2, and performs voltage integrating operation.例文帳に追加

１次デルタシグマ変調回路１は、クロック信号φ１の時に入力電圧ＶＩＮをサンプリングし、クロック信号φ２の時に静電容量素子Ｃｓに電荷転送を行い、電圧の積分動作を行う。 - 特許庁

The multilayer system executes starting of the other secondary masters 1 by means of one primary master 1 such as a CPU or the like, in which clock signals are always supplied from a clock generator 4.例文帳に追加

本発明にかかるマルチレイヤシステムは、クロックジェネレータ４からクロック信号が常時供給されるＣＰＵ等の第１のマスタ１によって、他の第２のマスタ１を起動する場合の処理に特徴を有する。 - 特許庁

An apparatus for implementing a digital phase-locked loop includes a voltage-controlled oscillator that generates a primary clock signal in response to a VCO control voltage.例文帳に追加

デジタル位相ロックループを実施する装置は、ＶＣＯ制御電圧に応答して１次クロック信号を発生する電圧制御式発振器を含む。 - 特許庁

Synchronously with the clock signal of the same frequency as a main clock signal CLK20, the color image input data CIN.MIN.YIN of three primary colors CMY are inputted in parallel to a color image processor 40.例文帳に追加

カラー画像処理装置４０へは、メインクロック信号ＣＬＫ２０と同一の周波数のクロック信号に同期して、ＣＭＹ三原色のカラー画像入力データＣＩＮ・ＭＩＮ・ＹＩＮが並列に入力される。 - 特許庁

The driving circuit 88 changes a current applied to the primary side of the transformer 86 in accordance with the pulse width of a driving clock output from a pulse width modulation section 96.例文帳に追加

駆動回路８８は、パルス幅変調部９６が出力する駆動クロックのパルス幅に応じて、トランス８６の一次側に流れる電流を変化させる。 - 特許庁

Detection means generates counter control signals, including count-up signals and count-down signals, to indicate a current relationship between the primary clock signal and a reference signal.例文帳に追加

検出手段は、カウントアップ信号及びカウントダウン信号を含むカウンタ制御信号を発生し、１次クロック信号と基準信号の現在の関係を示す。 - 特許庁

To prevent a mismatch between the outputs of secondary flip-flops, in data holding circuits including primary flip-flops and secondary flip-flops which operate with clock pulse signals independent of, and asynchronous to, each other, even when the clock pulse signals contend.例文帳に追加

互いに独立した非同期のクロックパルスで動作する前段フリップおよび後段フリップフロップを含むデータ保持回路において、クロックパルス同士が競合する場合でも、後段のフリップフロップにおける出力間の不整合を防止する。 - 特許庁

To maintain a transmission quality without omitting information to be transmitted, and to perform transmission using an independent asynchronous clock at the same transmission rate as a transmission rate of primary group interfaces.例文帳に追加

伝送する情報の欠落がなく伝送品質を維持でき、一次群インタフェースの伝送速度と同一の伝送速度で独立した非同期クロックによる伝送を行う。 - 特許庁

The image data written in the primary buffer 12 are read in accordance with a display clock, operated in a FIR filter 14 and alternately written in secondary buffers A, B.例文帳に追加

この１次バッファに書き込まれた画像データは表示クロックに従って読み出され、ＦＩＲフィルタ１４において演算され、２次バッファＡ、Ｂに交互に書き込まれる。 - 特許庁

In a secondary difference detecting circuit 20, an absolute value B and the polarity of a secondary difference, which is the difference in the absolute value A of the primary difference between a certain pixel and a pixel preceding for one clock, are detected.例文帳に追加

２次差分検出回路２０で、ある画素と１クロック前の画素との間の１次差分の絶対値Ａの差分である２次差分の絶対値Ｂと極性を検出する。 - 特許庁

The counter value is then converted by a digital-to-analog converter into the VCO control voltage for adjusting the frequency of the primary clock signal generated by the voltage-controlled oscillator.例文帳に追加

カウンタ値は、次に電圧制御式発振器により発生された１次クロック信号の周波数を調節するためにデジタル／アナログ変換器によってＶＣＯ制御電圧に変換される。 - 特許庁

In a case when a door is opened at a clock time T0, a primary interlock relay contact is not switched on, and an oven lamp and an antenna motor are kept off, as the voltage of the AC power source is 100V.例文帳に追加

時刻Ｔ０でドアが開放された場合、交流電源の電圧が１００Ｖであることから、プライマリーインターロックリレー接点はオンさせず、オーブンランプ、及びアンテナモータはオフのままとする。 - 特許庁

To provide a bit line sense amplifier drive control circuit and a bit line sense amplifier drive control method of a synchronous DRAM, that enable effective data output, even in a short clock period by reducing time required for the primary amplification of data.例文帳に追加

データの１次増幅に必要な時間を短縮させて、短いクロック周期においても有効なデータを出力できる同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供する。 - 特許庁

Tester channels 301 to 30n are given serial patterns output from scan data memories SDM in synchronous with a cycle clock and primary patterns output from pattern memories so as to generate test patterns.例文帳に追加

テスタチャネル３０１〜３０ｎは、サイクルクロックに同期してスキャンデータメモリＳＤＭから出力されるシリアルパターンと、パターンメモリから出力されるプライマリパターンとを与えられて、テストパターンを発生していく。 - 特許庁

A multiplier circuit 31 and a phase adjustment circuit 32 use a primary clock signal (CKREF) with a lower frequency to generate a secondary clock signal with a high frequency and a phase adjustment signal so as to select a lower frequency of the clock signal transmitted through the signal path between the circuits and activates the circuits at a high-speed while suppressing emission of an electromagnetic induction noise.例文帳に追加

逓倍回路３１及び位相調整回路３２により、周波数の低い一次クロック信号（ＣＫＲＥＦ）から周波数の高い二次クロック信号と位相調整信号とを生成することにより、回路間の信号経路で伝送されるクロック信号の周波数を低く抑え、電磁誘導ノイズの発散を抑制しつつ複数の回路を同期して高速作動させる。 - 特許庁

When a secondary side Ir interface 20 detects a valid receiving interruption, concerning a secondary side data transmitter 2, the value of a data amount in a transmitting data buffer 26 is read by a secondary side CPU 22, a VCO 24 is controlled by a deviation from the set value and the clock of a secondary side I.430 interface 21 is matched with a primary side clock.例文帳に追加

セカンダリ側データ伝送装置２は、セカンダリ側Ｉｒインタフェース２０が有効受信割り込みを検出すると、セカンダリ側ＣＰＵ２２が送信データバッファ２６のデータ量の値を読み込み、設定値とのずれによりＶＣＯ２４を制御し、セカンダリ側Ｉ．４３０インタフェース２１のクロックをプライマリ側クロックに合わせる。 - 特許庁

To provide an apparatus for regenerating a clock which is capable of flexibly changing the free-running/locking method of a primary PLL circuit and a secondary PLL circuit depending on the degree of deterioration in input signals, such as video image signals etc, and regenerating normal clocks even for the deteriorated input signals.例文帳に追加

映像信号等の入力信号の劣化状況により、１次ＰＬＬ回路と２次ＰＬＬ回路の自走／ロック方法をフレキシブルに変更でき、劣化した入力信号に対しても、正常なクロック再生を可能とする。 - 特許庁

Signals from the primary latch LT1 are simultaneously latched in a secondary latch LT2 when signals SG2 from the sequencer SQ1 are inputted to clock terminals of D-FFs being components of the secondary latch LT2 functioning as a gate of data output.例文帳に追加

１次ラッチＬＴ１からの信号はそれぞれ、データ出力のゲートとして機能する２次ラッチＬＴ２の構成素子たるＤ−ＦＦのクロック端子にシーケンサＳＱ１から信号ＳＧ２が入力されたときに、２次ラッチＬＴ２内に同時にラッチされる。 - 特許庁

A power reception control circuit 52 uses a driving clock DRCK of a primary coil in a normal power transmission period as a reference of timing to control a load demodulation section 46, thereby causing the power transmitting device to transmit regular authentication data including a 010 pattern.例文帳に追加

受電制御回路５２は、通常送電期間中において、１次コイルの駆動クロックＤＲＣＫをタイミングの基準として用いて、負荷変調部４６を制御することによって、０１０のパターンを含む定期認証データを送電装置に送信させる。 - 特許庁

When an A/D conversion circuit 8 digitally converts the video signals corresponding to the sampling clock ADCLK, an interpolation processing circuit 11 interpolates the luminance value of a color not included in the pixel from the luminance value of peripheral pixel for the respective pixels and generates image signals for respective three primary colors.例文帳に追加

Ａ／Ｄ変換回路８がこのサンプリングクロックＡＤ_CLKに応じて映像信号をディジタル変換すると、補間処理回路１１は、各画素毎に、その画素に含まれていない色の輝度値を周囲近傍の画素の輝度値から補間し、三原色毎の画像信号を生成する。 - 特許庁

When prescribed access failure primary factors such as a failure of servo control and a failure in a clock signal reproducing process or the like are repeatedly generated in the retrial of an access in the vicinity of a prescribed range on an optical disk 20, it is judged that an access is failed due to the defects of the optical disk.例文帳に追加

アクセスの再試行において、サーボ制御の不良やクロック信号再生処理の不良など、所定のアクセス失敗要因が光ディスク２０上の所定の近傍範囲で繰り返し発生する場合、光ディスクの欠陥によってアクセスに失敗したとの判定がなされる。 - 特許庁

A reception side apparatus R comprising a receiving section 5 having a primary PLL section 5a and obtaining the essential data, and a data using section 7 is provided with a demodulating section 8 for recovering the additional data Da from a received signal sync clock LRCK for data including the jitter, thus obtaining the additional data Da.例文帳に追加

そして、１次ＰＬＬ部５ａを有する本来のデータを得る受信部５と、データ使用部７からなる受信側機器Ｒに、受信されたジッターを含むデータ用信号同期クロックＬＲＣＫから付加データＤａに戻す復調部８を設けて付加データＤａを得る。 - 特許庁

After starting boosting by a step-up transformer 61 by outputting a clock signal FCT1 from an MPU 50 and making an N channel MOSFET 62 perform switching operation, a clock signal FCT 2 is effectively transmitted to the MOSFET 62 or is disabled according to whether or not an AC detection circuit 67 detects that the AC component of the voltage on the primary side of the transformer 61 exists.例文帳に追加

ＭＰＵ５０からクロック信号ＦＣＴ１を出力してＮチャネルＭＯＳＦＥＴ６２をスイッチング動作させて昇圧用トランス６１による昇圧が開始された後において、交流検知回路６７により昇圧用トランス６１の一次側の電圧の交流成分が存在する旨検出されたか否かに応じて、それぞれＮチャネルＭＯＳＦＥＴ６２にクロック信号ＦＣＴ２を有効に伝達させ、あるいは無能化する。 - 特許庁

In addition, a voltage detection current 2 is connected to a mid-point tap of a primary winding N1 of the transformer T to detect a mid-point voltage, and the mid-point voltage is input to a control circuit 3 to perform a feedback control of frequency of a drive signal of the inverters 1 obtained by dividing the frequency of an oscillating pulse of a clock oscillator 4.例文帳に追加

また、変成器Ｔの１次巻線Ｎ１の中点タップａに電圧検出回路２を接続して中点電圧を検出し、中点電圧を制御回路３に入力してクロックオシレータ４の発振パルスを分周して得られたインバータ１の駆動信号の周期をフィードバック制御する。 - 特許庁