「punch‐through transistor」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Charge migration (punch-through) between the capacitance that the transistor Q1 has and the capacitor C1 can be compensated for (reduced).例文帳に追加

よって、トランジスタＱ１がもつ容量とキャパシタＣ１との間の電荷移動（突き抜け）を補償（低減）することができる。 - 特許庁

To prevent generation of a punch-through in a MOS transistor and also to reduce junction capacitance of a source layer and a drain layer.例文帳に追加

ＭＯＳトランジスタのパンチスルーを防止すると共に、ソース層及びドレイン層の有する接合容量を低減する。 - 特許庁

To control punch through that occurs at the lower part of Fin in a Fin-type MISFET (Metal Insulator Semiconductor Field Effect Transistor).例文帳に追加

本発明は、Ｆｉｎ型ＭＩＳＦＥＴにおいて、Ｆｉｎの下部で生じるパンチスルーを抑制できるようにする。 - 特許庁

Then, the punch-through breakdown voltage between the drain and the source can be improved, thus achieving a desired breakdown voltage characteristic of the MOS transistor 1.例文帳に追加

そして、ドレイン−ソース間のパンチスルー耐圧を向上させ、ＭＯＳトランジスタ１の所望の耐圧特性を実現できる。 - 特許庁

To provide a transistor utilizing electromagnetic action which has a high ON-current/OFF-current ratio while suppressing a decrease in punch-through resistance accompanying microfabrication.例文帳に追加

微細化に伴うパンチスルー耐性の低下を抑制しつつ高いＯＮ電流／ＯＦＦ電流比を有する電磁作用によるトランジスタを実現する。 - 特許庁

The MOS field effect transistor having electric field relaxation layers 107A and 107B and a punch-through stopper layer 108 in gate-overlap structure symmetrically with the gate electrode 103 is provided with a P-type layer 110 of an opposite conductivity type from the N-type punch-through stopper layer 108 on a surface of the punch-through stopper layer 108 to have no rise in threshold voltage.例文帳に追加

ゲート電極１０３と対称的にゲートオーバーラップ構造の電界緩和層１０７Ａ、１０７Ｂとパンチスルーストッパー層１０８を有するＭＯＳ電界効果トランジスタにおいて、Ｎ型パンチスルーストッパー層１０８の表面に、このパンチスルーストッパー層１０８とは反対導電型のＰ型層１１０を設け、しきい値電圧が上昇しないようにしたもの。 - 特許庁

Consequently, a punch through stopper region 4 is formed in a region for forming a submicron CMOS transistor while preventing formation of the punch through stopper region in a region for forming an analog CMOS transistor, a high breakdown strength MOS transistor, a bipolar transistor, a diode or a diffusion resistor.例文帳に追加

それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 - 特許庁

To provide a semiconductor device which can prevent a punch through due to contact implantation and/or source drain implantation, and includes a vertical transistor having superior transistor characteristics, and to a provided method of forming the semiconductor device.例文帳に追加

コンタクト注入および／またはソースドレイン注入を行うことに起因するパンチスルーを防止でき、優れたトランジスタ特性を有する縦型トランジスタを備えた半導体装置およびその製造方法を提供する。 - 特許庁

To provide a manufacturing method of a semiconductor device whereby gate electrode of a P-channel MOS transistor is restrained from being depleted and the punch-through of impurities is also suppressed in a CMOS transistor having a dual gate structure.例文帳に追加

デュアルゲート構造のＣＭＯＳトランジスタにおいて、ＰチャネルＭＯＳトランジスタのゲート電極の空乏化を抑制すると共に、不純物の突き抜けを抑制した半導体装置の製造方法を提供する。 - 特許庁

To provide a PMOS transistor in which decrease of a threshold value and deterioration of cut-off characteristic are prevented by preventing boron punch through in a gate electrode, and a manufacturing method of the transistor.例文帳に追加

ゲート電極でのボロン突き抜けを防止し、しきい値の低下やカットオフ特性の劣化を防止したＰＭＯＳトランジスタとその製造方法を提供する。 - 特許庁

At the time of forming a punch through stopper layer on one major surface of a semiconductor substrate 1, ions are implanted while masking a region for forming an analog CMOS transistor, a high breakdown strength MOS transistor, a bipolar transistor, a diode or a diffusion resistor.例文帳に追加

半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。 - 特許庁

A nitride semiconductor element includes a substrate 1 and a nitride semiconductor laminated structure 2 formed on one side of the substrate 1, and composes the punch-through transistor.例文帳に追加

この窒化物半導体素子は、基板１と、基板１の一方側に形成された窒化物半導体積層構造部２とを備え、パンチスルー型トランジスタを構成している。 - 特許庁

To provide a semiconductor device having an MOS transistor, which suppresses punch-through current and avoids increasing the source drain junction capacitance and a manufacturing method thereof.例文帳に追加

パンチスルー電流を抑制し、ソース・ドレインの接合容量を増大させないＭＯＳトランジスタを有する半導体装置およびその製造方法を提供する。 - 特許庁

Thus, the occurrence of punch through in the PNP transistor 50 is suppressed, a carrier passing route in the collector region is shortened and collector resistance can be reduced.例文帳に追加

このため、ＰＮＰトランジスタ５０におけるパンチスルーの発生が抑えられるとともに、コレクタ領域内のキャリア通過経路を短くしてコレクタ抵抗の低減を図ることができる。 - 特許庁

Next, impurities are injected into the upper part of the substrate region 40 to form a punch through stopper diffusion layer 30 is formed, whereby a Fin transistor is manufactured.例文帳に追加

次に、この基板領域４０の上部に不純物注入を行い、パンチスルーストッパー拡散層３０を形成することで、Ｆｉｎトランジスタを作製する。 - 特許庁

To provide an MOS transistor and a production method therefor, with which punch through suppression and reverse short channel effect is prevented even in a more microfabricated MOSFET.例文帳に追加

より微細化したＭＯＳＦＥＴに対してもパンチスルー抑制かつ逆短チャネル効果を防止するゲＭＯＳ型トランジスタ及びその製造方法を提供する。 - 特許庁

To provide a punch-through compensating circuit capable of reducing charge migration between the capacitance that a thin film transistor floating a capacitor has to a circuit node and the capacitor, and a leak current between the capacitor and the circuit node.例文帳に追加

回路節点に対してキャパシタをフローティングにする薄膜トランジスタがもつ容量とキャパシタとの間での突き抜けならびにキャパシタと回路節点の間でのリーク電流を低減させる。 - 特許庁

To provide a punch-through transistor which utilizes the properties of a group III nitride semiconductor as much as possible to achieve lower resistance and which has superior productivity.例文帳に追加

III族窒化物半導体の特性を最大限に引き出して低抵抗化を実現し、かつ、生産性にすぐれたパンチスルー型トランジスタを提供する。 - 特許庁

To provide a thin film transistor substrate of high process efficiency along with its manufacturing method, with no performance degradation such as dropping of a punch through voltage and increase in leakage current.例文帳に追加

パンチスルー電圧の低下、漏洩電流の増加などの性能低下がなく、工程効率が良い薄膜トランジスタ基板及びその製造方法を提供する。 - 特許庁

The structure of an image sensor pixel in an image detecting array is based on a vertical punch-through transistor where a junction gate surrounded by a MOS gate is connected with a source while surrounding it.例文帳に追加

画像検出アレイにおける画像センサピクセルの構造は縦型パンチスルートランジスタに基づいたものであり、ＭＯＳゲートで囲まれた接合ゲートがソースを囲む状態でソースに接続される。 - 特許庁

To provide a semiconductor device and the manufacturing method for suppressing the diffusion to a semiconductor substrate of nitrogen for suppressing the punch-through of conductive impurities introduced into a gate electrode, while suppressing the punch-through to the semiconductor substrate of the conducive impurities and suppressing the deterioration of transistor characteristics.例文帳に追加

ゲート電極中に導入された導電性不純物の半導体基板への突き抜けを抑止しつつ、当該導電性不純物の突き抜けを抑止するための窒素の半導体基板への拡散をも抑止してトランジスタ特性の劣化を抑制することができる半導体装置およびその製造方法を提供する。 - 特許庁

Electrical characteristics (threshold voltage and punch-through voltage) of each MOS transistor is measured, by bringing probes into contact with both ends of a plurality of the strip-shaped active regions (202-208), so as to detect the displacement of the ion implantation region (404) from the deviation in the electrical characteristics of each MOS transistor.例文帳に追加

そして、複数の短冊状の活性領域（２０２〜２０８）の両端にプローブを当接させて各ＭＯＳトランジスタの電気特性（しきい値電圧やパンチスルー電圧）を測定し、各ＭＯＳトランジスタの電気特性の偏差から、イオン注入領域（４０４）のずれを検出する。 - 特許庁

To obtain a surface channel type MOS (metal oxide semiconductor) transistor that prevents a B punch-through, applies a normal oxide film and a nitride oxide film with a low concentration of nitrogen due to N_2O as a gate insulating film at a desired film thickness, becomes unnecessary to use a gate insulating film with a number of electronic traps, and has excellent characteristics.例文帳に追加

Ｂ突き抜けが防止され、ゲート絶縁膜として通常の酸化膜やＮ_２Ｏによる低窒素濃度の窒化酸化膜等を所望の膜厚で適用でき、電子トラップの多いゲート絶縁膜を用いる必要が無くなり、良好な特性を有する表面チャネル型ＭＯＳトランジスタを得ること - 特許庁

To provide the manufacturing method of a semiconductor device of a buried channel area-type transistor which uses a silicon carbide substrate, is not normally turned on, and has high hot carrier resistance, high punch through resistance or high channel mobility.例文帳に追加

炭化珪素基板を用いた半導体装置において、ノーマリーオンにならず、しかも高いホットキャリア耐性や、高パンスルー耐性、あるいは、高チャネル移動度を有する埋め込みチャネル領域型トランジスタである半導体装置の製造方法を提供することを目的としている。 - 特許庁

To provide a method for manufacturing a vertical bipolar element capable of executing sure and high-speed element operation, and also, capable of preventing occurrence of transistor operation by a low-concentration part in a base region and punch-through caused by the low-concentration part even if the base region is small.例文帳に追加

ベース領域が小さい場合でも、ベース領域の低濃度部分によるトランジスタ動作や、低濃度部分に起因するパンチスルーの発生を防ぎ、素子動作が高速で、かつ確実な縦型バイポーラ素子の製造方法を提供する。 - 特許庁

To provide a high withstanding voltage transistor wherein the current caused by impact ion is reduced by suppressing generation of hot carrier, punch through is also reduced, and a stable threshold value is provided, resulting in providing a sufficient breakdown voltage with low on-resistance.例文帳に追加

ホットキャリアの生成を可及的に抑制してインパクトイオンによる電流を減少させ、パンチスルーが少なく安定した閾値を得ることができ、オン抵抗の低い十分な耐圧を得ることを可能とする高耐圧トランジスタを実現する。 - 特許庁

By this configuration, a punch-through voltage V_PT of the P-type well 8 disposed between the deep N-type base layer 32 and the N-type epitaxial layer 3 can be set to be lower than an operation voltage V_t1 of a parasitic lateral bipolar transistor 42 composed of the source layer 12, the P-type well 8 and the drain layer 13.例文帳に追加

これにより、ディープＮ型ベース層３２とＮ型エピタキシャル層３との間に配置されたＰ型ウェル８のパンチスルー電圧Ｖ_ＰＴを、ソース層１２、Ｐ型ウェル８及びドレイン層１３からなる寄生横バイポーラトランジスタ４２の動作電圧Ｖ_ｔ１よりも低くする。 - 特許庁

To provide a semiconductor device which is constituted in an embedded channel region type transistor that is normally not turned on and has a high hot carrier resistance, a high punch through resistance, or high channel mobility, by optimizing the structure of a buried channel type MIS transistor using a silicon carbide substrate or the plane orientation of the substrate.例文帳に追加

炭化珪素基板を用いた半導体装置において、埋め込みチャネル型のＭＩＳトランジスターとし、その構造や炭化珪素基板の面方位を最適化することによりノーマリーオンにならず、しかも高いホットキャリア耐性や、高パンスルー耐性、あるいは、高チャネル移動度を有する埋め込みチャネル領域型のトランジスターである半導体装置を提供する。 - 特許庁

When ions are injected into a channel area so as to suppress short-channel effects, one or both of depletion NMOS transistor 4 and an enhanced NMOS transistor 5 constituting the depletion MOS reference voltage circuit are shielded by a mask to prevent impurity ions from being injected into them, and consequently one or both of the depletion NMOS transistor 4 and enhanced NMOS transistor 5 do not have a punch-through stopper layer.例文帳に追加

チャネル領域に短チャネル効果を抑制するためのイオン注入をおこなう際に、デプレッションＭＯＳ基準電圧回路を構成するデプレッション型ＮＭＯＳトランジスタ４およびエンハンスメント型ＮＭＯＳトランジスタ５の一方または両方をマスクによって遮蔽してそれらに不純物イオンが注入されるのを防ぎ、それによってそれらデプレッション型ＮＭＯＳトランジスタ４およびエンハンスメント型ＮＭＯＳトランジスタ５の一方または両方がパンチスルーストッパー層を有しない構成とする。 - 特許庁

To provide a method which prevents the reduction in volume of a floating body by forming a landing plug so as to have a lower part narrower than an upper part in a manufacturing process of a floating body transistor and is capable of preventing a punch-through phenomenon by raising a density through ion implantation to a lower part of the floating body, and to provide a semiconductor storage device fabricated by this method.例文帳に追加

本発明はフローティングボディトランジスタの製造過程でランディングプラグの下部を上部より狭く形成し、フローティングボディの体積が減少するのを防止し、フローティングボディの下部にイオン注入を介して濃度を高めることによりパンチスルー現象を防止することができる方法と、それに伴い製造された半導体記憶装置を提供する。 - 特許庁