「q bits」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

For data read from the socket, a 0 first byte indicates that the Q-bits of the corresponding incoming data packets were not set. 例文帳に追加

ソケットから読んだデータでは、先頭バイトが 0 だと、この到着データパケットに対応する Q ビットはセットされていなかったことになる。 - JM

A ground wave digital television broadcasting receiver extracts several valid bits from among the bits of an I signal and a Q signal, which constitute the carrier of the TMCC signal and subsequently performs DBPSK demodulation of the several valid bits.例文帳に追加

ＴＭＣＣ信号のキャリアを構成するＩ信号およびＱ信号のビットの中から有効な数ビットを抽出した後にＤＢＰＳＫ復調を行なう。 - 特許庁

In an input parallel conversion circuit 62, the information bits input at the (q) bit units are stored in a buffer, and the information bits in mp bit parts are output in the stored order in the stored information bits at the timing of excesses over mp bits of the quantities of storages.例文帳に追加

入力パラレル変換回路６２においては、qビット単位で入力される情報ビットがバッファに蓄積され、蓄積量がmpビットを超えたタイミングで、蓄積された情報ビットのうち、蓄積された順にmpビット分の情報ビットが出力される。 - 特許庁

Number of bits of the address data to the ROM section 22A2 is less than that of the received I, Q data by one bit.例文帳に追加

ＲＯＭ部２２Ａ２へのアドレスデータは受信したＩデータ、Ｑデータより１ビット少なくなる。 - 特許庁

A subtracting part 206 outputs sign bits in signals obtained by the subtraction using both absolute values of F signals and Q' signals as bits of 3N+2.例文帳に追加

減算部２０６は、Ｉ’信号の絶対値とＱ’信号の絶対値とを用いた減算により得られた信号の符号ビットを、ビット３Ｎ＋２として出力する。 - 特許庁

High-order bits of the Q data are used for control data of coordinate rotation processing and not used for the addresses of the ROM section 22A2.例文帳に追加

Ｑデータの上位ビットを座標回転処理の制御データとして用い、ＲＯＭ部２２Ａ２のアドレスには使用しない。 - 特許庁

The expected value has the number of the same bits as the data with the EDCs, and is an error detection value of a code sequence in which only corresponding bits when the order of the direction Q is matched are set to 1, and others are set to 0.例文帳に追加

期待値は、ＥＤＣ付きデータの同一ビット数であって、方向Ｑの順を対応づけたとき対応するビットのみを１、他を０とした符号列の誤り検出値である。 - 特許庁

A receiving circuit 100 receives serial data DS_OUT which is generated so as to cause transition from a first level to a second level at the rate of 2×q times at p bits (p and q are real numbers).例文帳に追加

受信回路１００は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合で第１レベルから第２レベルへの遷移が生ずるように生成されたシリアルデータＤＳ_ＯＵＴを受ける。 - 特許庁

Such modulated clock Q is integrated, thereby converting a digital value of 5 bits including the code into the analog voltage.例文帳に追加

このような変調を受けたクロックＱを積分することにより、符号を含めた５ビットのディジタル値をアナログ電圧に変換できる。 - 特許庁

A logarithmic conversion low-order bit string generation means calculates a bit string of the prescribed number q of bits positioned lower than the bit position S among respective bits of the inputted data B and defines the bit string as a logarithmic conversion low-order bit string D_LOW.例文帳に追加

対数変換下位ビット列生成手段が、入力データＢの各ビットのうち、ビット位置Ｓより下位に位置する所定ビット数ｑのビット列を求め、対数変換下位ビット列Ｄ_ＬＯＷとする。 - 特許庁

In each wireless tag has unique individual data which is obtained by converting original individual data into a Q-bit data with increased bit width so that proportions of "1" and "0" are significantly different from each other by P bits (Q>P).例文帳に追加

各無線タグは、当初の個別データのＰビット毎に、変換後において、「１」及び「０」の割合が偏るようにＱ（Ｑ＞Ｐ）ビットに変換されたビット幅拡張後の個別データを固有な個別データとしている。 - 特許庁

A small multiplying circuit 4 performs fixed point multiplication by inputting the lower m-n bits of the first m bit fixed point data and the upper m-n bits of the second m bit fixed point data, and outputs the lower m-n bits of the result as a multiplication result Q.例文帳に追加

小乗算回路４は、固定小数点乗算時に、第１のｍビット固定小数点データの下位ｍ−ｎビットおよび第２のｍビット固定小数点データの上位ｍ−ｎビットを入力として乗算を行い、その結果の下位ｍ−ｎビットを乗算結果Ｑとして出力する。 - 特許庁

A/D converters 112-1, 112-2 respectively convert the I phase signal and the Q phase signal into digital data of a plurality of bits.例文帳に追加

Ｉフェーズ信号およびＱフェース信号は、それぞれＡ／Ｄ変換器１１２−１および１１２−２により複数ビットのデジタルデータに変換される。 - 特許庁

A gain control signal having the small number of bits is supplied from the control part 114 to the first and second base band variable gain amplifiers 108_I , Q to set the gains.例文帳に追加

制御部１１４から小さなビット数の利得制御信号が第１と第２の可変利得増幅器１０８＿Ｉ、Ｑに供給され、ゲインが設定される。 - 特許庁

The system can encode 5 data bits for both I and Q with the capability for changing codes to be transmitted using the code of a modulator 16, and also can encode in all 10 data bits per code symbol.例文帳に追加

変調器１６コードを用いて伝送されるコードの符号を変化させる能力によってＩおよびＱ両方で５のデータビットをエンコードすることができ、全部で１０のデータビットをコードシンボルあたりエンコードすることができる。 - 特許庁

A plain text space is set so as to be an open interval (0, 2k-2) and a subset of small surplus groups with respect to n=pdq (p, q: prime numbers, and pq is k-bits), and an algorithm is composed so as to clarify the relations among quadratic equations existing plurally.例文帳に追加

n=p^dq(p,q は素数，pq はk ビット)に対して，平文空間を開区間 (0,2^k-2) と小さな剰余群の部分集合となるように設定し，かつ，複数存在する2次方程式の解の関係を明確化できるようにアルゴリズムを構成する。 - 特許庁

An address conversion circuit 11 converts I, Q signals into a conversion control signal that denotes to which the signal belongs, 1st and 3rd quadrant or 2nd and 4th quadrant in response to sign bits of I', Q' signals and an address A denoting a position in the 1st quadrant.例文帳に追加

アドレス変換回路１１により、Ｉ’信号、Ｑ’信号のサインビットに応じて、第１、３または２、４象限のいずれに位置するかを示す変換制御信号と、第１象限における位置を表すアドレスＡに変換する。 - 特許庁

An adder 32 adds a random value from a random value generating circuit 30 to high-order N bits in the Q output from the DFF 28 and applies an addition result to the comparator circuit 24.例文帳に追加

加算器３２は、ランダム値発生回路３０からのランダム値をＤＦＦ２８のＱ出力の上位Ｎビットに加算し、加算結果を比較回路２４に印加する。 - 特許庁

P channel/Q channel for correctly demodulating phase modulated signal (PCH/QCH) bit shift parts 5 and 6 convert the data into an M bit smaller than the N bit by bit shifting the N bit amplitude data only for the number of shift bits.例文帳に追加

ＰＣＨ／ＱＣＨ用ビットシフト部５、６は、そのシフトビット数だけＮビットの振幅データをビットシフトすることによりＮビットよりも少ないＭビットに変換する。 - 特許庁

In the case the I signal and the Q signal are positive, the ground wave digital television broadcasting receiver performs retrieval in order of an MSB, first specifies a bit having '1' and then extracts three bits with this bit as a center.例文帳に追加

Ｉ信号およびＱ信号が正の場合、ＭＳＢから順に検索し、最初に「１」のあるビットを特定し、このビットを中心として３ビットを抽出する。 - 特許庁

An adder 26 adds a Q output of a DFF 28 of N+M bits to a frequency setting value from an input terminal 14 and applies an addition result to a D input of the DFF 28.例文帳に追加

加算器２６は、入力端子１４からの周波数設定値にＮ＋ＭビットのＤＦＦ２８のＱ出力を加算し、加算結果をＤＦＦ２８のＤ入力に印加する。 - 特許庁

A cutting face 14 of each of the bits 13A, 13B forms an acute angle α to an orthogonal line P to a straight line Q extending forward in the rotating direction of the pipe body 11 from an intersection T of the cutting face 14 and the straight line Q intersecting an axis Z of the pipe body 11, on the outside of the orthogonal line P.例文帳に追加

各ビット１３Ａ，１３Ｂの削面１４は、管体１１の軸心Ｚに交差する直線Ｑと削面１４との交点Ｔから管体１１の回転方向前方に延びる直線Ｑとの直交線Ｐに対し、この直交線Ｐの外側において鋭角αをなしている。 - 特許庁

Data in the holding circuits 58-1 to 58-q+1 is supplied to a polarity inversion circuit 60, and the polarity inversion circuit 60 controls whether to invert the correction data on the basis of the state of polarity inverted bits.例文帳に追加

保持回路５８−１〜５８−ｑ＋１のデータは極性反転回路６０に供給され、極性反転回路６０は極性反転ビットの状態に基づいて補正データを反転するか否かを制御する。 - 特許庁

A low-level offset is added to a digital signal outputted from a frame separation part 17 by an adder Q, and respective bits of digital data corresponding to an analog signal about a zero level inputted to a DACd become encoded data wherein the bits are not changed between "1" and "0" all together, whereby addition of digital data changes interfering with the analog signal is prevented.例文帳に追加

フレーム分離部１７の出力するデジタル信号に加算器Ｑにより低レベルのオフセットを加え、ＤＡＣｄへ入力されるゼロレベル近辺のアナログ信号に対応するデジタルデータの各ビットが、揃って「１」と「０」との間を変化しない符号化データとなってＤＡＣｄへ入力することによりアナログ信号に干渉するデジタルデータ変化の相加を防ぐ。 - 特許庁

Higher Q bits of the shift data and separately inputted factor data are multiplied by a multiplier 19, and the multiplying result and flag data for indicating a data shift state are outputted via a multiplying a result register 23 and a shift result register 21.例文帳に追加

シフトさせたデータの上位Ｑビットおよび別途入力される係数データを、乗算器１９で乗算し、乗算結果レジスタ２３およびシフト結果レジスタ２１を介して、その乗算結果およびデータのシフト状態を示すフラグデータを出力する。 - 特許庁

A reception signal phase rotating angle detecting circuit 8A detects a phase rotating angle of part of the received symbol stream, corresponding to bits (1), (0) of a frame synchronizing signal of a received symbol stream on the basis of the Δϕ'(3) and an MSB of a Q symbol stream, outputs the angle to a re-mapper 7, where absolute phase processing is conducted.例文帳に追加

受信信号位相回転角検出回路8Aは、Δφ(3) とＱシンボルストリームのＭＳＢから、受信シンボルストリームのフレーム同期信号のビット(1) と(0) に相当する部分の位相回転角を検出し、リマッパ７に出力し、絶対位相化を行わせる。 - 特許庁

Then, concentration difference K is detected from the number of ON bits per area obtained by calculating an exclusive logical sum, and when a threshold P is less than the density difference K, correction quantity Q is added to the density information of the object to be plotted so that the density information of the object can be corrected, and the object is plotted and developed again.例文帳に追加

排他的論理和をとって得た面積当たりのＯＮビットの数から濃度差Ｋを検出し、その結果、閾値Ｐ＞濃度差Ｋである場合は、描画オブジェクトの濃度情報に補正量Ｑを加算して補正し、再度描画展開する。 - 特許庁

Concerning input PCM data 101 of input p bits, the two output data, corresponding to the nearest representative point to the input PCM data 101 are acquired, by acquiring an high order q-bit value and referring the distortion conversion table 18, on the basis of the value.例文帳に追加

入力されたｐビットの入力ＰＣＭデータ１０１について、上位ｑビットの値を取得し、この値をもとにディストーション変換テーブル１８を参照することで、入力ＰＣＭデータ１０１に最も近い代表点に対応する２個の出力データを取得する。 - 特許庁

To provide a discontinuous transmission bit processing method for a multirate modulation scheme for transmitting discontinuous transmission bits by defining an average value of I and Q signal axes as an allocation signal to a signal set fixedly having remaining bit values except for an inserted DTX bit.例文帳に追加

挿入されたＤＴＸビットを除いた残りのビット値を固定的に有する信号集合に対して、Ｉ及びＱ信号軸に対する平均値を割当信号にして、非連続伝送ビットを伝送する多重レベル変調方式のための非連続伝送ビット処理方法を提供しようとする。 - 特許庁

Compensation data for a small signal area output from the LUT 225 when the value of the ninth to eighteenth bits is <16, or compensation data for a large signal area output from the LUT 226 when the value is ≥16, are input to a predistorter 202, respectively and the predistorter compensates for the input data I and Q using the input compensation data.例文帳に追加

上記第９〜第１８ビットの値が１６未満のときには、ＬＵＴ２２４から出力される小信号領域用の補償データが、１６以上のときには、ＬＵＴ２２６から出力される大信号領域用の補償データが、プリディストータ２０２に対して入力され、プリディストータ２０２は、入力された補償データを用いて、入力データＩ，Ｑに対する補償を行う。 - 特許庁