「scan testing」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

SCAN TESTING MACHINE FOR DENSELY SPACED TEST PLACES例文帳に追加

間隔が密なテスト部位のための走査式試験機 - 特許庁

SCAN TEST CIRCUIT AND SEMICONDUCTOR DEVICE EQUIPPED WITH THE SAME AND SCAN TESTING METHOD THEREFOR例文帳に追加

スキャンテスト回路およびそれを備えた半導体装置ならびにスキャンテスト方法 - 特許庁

METHOD FOR FORMING SCAN CHAIN AND METHOD FOR TESTING INTEGRATED CIRCUIT例文帳に追加

スキャンチェーンの形成方法および集積回路の試験方法 - 特許庁

To provide a transparent latch circuit capable of scan testing with a GSD.例文帳に追加

ＧＳＤでスキャンテスト可能なトランスペアレントラッチ回路を提供する。 - 特許庁

To increase portions to be tested by a memory BIST and scan testing.例文帳に追加

メモリＢＩＳＴとスキャンテストとによりテスト可能な部分を増やす。 - 特許庁

LOW-POWER AND AREA-EFFICIENT SCAN CELL FOR INTEGRATED CIRCUIT TESTING例文帳に追加

集積回路テスト用の低電力で面積効率の良いスキャンセル - 特許庁

PROGRAM AND METHOD FOR SCAN CHAIN EXTRACTION AND TESTING SYSTEM例文帳に追加

スキャンチェーン抽出プログラム、スキャンチェーン抽出方法及び試験装置 - 特許庁

An integrated circuit comprises scan test circuitry and additional circuitry subject to testing utilizing the scan test circuitry.例文帳に追加

集積回路は、スキャンテスト回路と、スキャンテスト回路を使用してテストを受ける追加回路とを備える。 - 特許庁

SCAN TEST CIRCUIT, METHOD OF TESTING THE SAME AND METHOD OF INITIALIZING FLIP-FLOP例文帳に追加

スキャンテスト回路とそのテスト方法、およびフリップフロップの初期設定方法 - 特許庁

To provide a scan testing method of a semiconductor integrated circuit of advanced integration, and the semi-conductor integrated circuit to be tested by the scan testing method.例文帳に追加

集積化の進んだ半導体集積回路に対するスキャンテスト方法、及び該スキャンテスト方法によりテストされる半導体集積回路を求める。 - 特許庁

To provide a semiconductor integrated circuit provided with a shift-scan type testing circuit that can be shortened in testing time.例文帳に追加

試験時間の短縮が可能なシフトスキャン方式の試験回路を備えた半導体集積回路を提供する。 - 特許庁

ANALYTICAL METHOD FOR SCAN TEST CIRCUIT, TESTING APPARATUS AND SEMICONDUCTOR INTEGRATED-CIRCUIT DEVICE例文帳に追加

スキャンテスト回路の解析方法、テスト装置、および半導体集積回路装置 - 特許庁

To avoid a malfunction caused by an IR drop when scan-testing a semiconductor integrated circuit, and to provide an efficient scan test.例文帳に追加

半導体集積回路をスキャンテスト時のＩＲドロップによる誤動作を回避し、効率の良いスキャンテストを実現する。 - 特許庁

To provide a scan test circuit in which the number of test pins required for a scan test of an LSI is reduced to a minimum and which reduces the testing time.例文帳に追加

ＬＳＩのスキャンテストに所要のテストピンの数を最小限に抑えるとともにテスト時間を低減する。 - 特許庁

To provide a semiconductor integrated circuit for scan-testing a path to a macro-block.例文帳に追加

マクロブロックまでのパスをスキャンテストする半導体集積回路を提供すること。 - 特許庁

CIRCUIT FOR SYNCHRONOUSLY EXCHANGING DATA IN BOTH DIRECTIONS AND ITS SCAN TESTING METHOD例文帳に追加

双方向データを同期的に交換するための回路およびその走査テスト方法 - 特許庁

To disclose a system, structure and method for performing scan-based testing of electronic circuits by generating a test clock for scan chains.例文帳に追加

スキャンチェーンのテストクロックを生成して電子回路のスキャンベースのテストを実施するためのシステム、構造、及び方法が開示される。 - 特許庁

A boundary scan cell 1 in the semiconductor storage device (memory core) is disposed corresponding to each terminal 22 to execute boundary scan testing.例文帳に追加

半導体記憶装置（メモリコア）内のバウンダリスキャンセル１は、バウンダリスキャンテストを行なうために各端子２２に対応して設けられる。 - 特許庁

To provide a means for testing a desired scan chain of a plurality of devices.例文帳に追加

複数の装置における所望のスキャンチェーンをテストするための手段を提供する。 - 特許庁

SCAN PATH CIRCUIT, AND METHOD OF TESTING LOGIC CIRCUIT AND INTEGRATED CIRCUIT EQUIPPED WITH THE SAME例文帳に追加

スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 - 特許庁

LSI, TEST PATTERN CREATING METHOD FOR TESTING SCAN PATH, LSI INSPECTION METHOD AND MULTICHIP MODULE例文帳に追加

ＬＳＩ、スキャンパステスト用テストパターン生成方法、ＬＳＩ検査方法およびマルチチップモジュール - 特許庁

This semiconductor integrated circuit includes a functional block comprising a functional flip-flop tested in scan testing, the macro-block with a signal outputted from the functional flip-flop inputted thereinto and not tested in scan testing, and a flip-flop for observation for obtaining the result of scan testing from the inputted signal.例文帳に追加

半導体集積回路は、スキャンテスト時にテストされる機能フリップフロップを有する機能ブロックと、機能フリップフロップから出力された信号が入力され、スキャンテスト時にテストされないマクロブロックと、入力された信号からスキャンテストの結果を得る観測用フリップフロップとを備える。 - 特許庁

The boundary scan test of the circuit board is conducted by way of a connection jig provided with a circuit pattern of testing.例文帳に追加

回路基板のバウンダリスキャンテストを、テストの回路パターンを設けた接続治具を介して行う。 - 特許庁

To reduce the power consumption of a semiconductor device to which a boundary scan testing circuit is mounted.例文帳に追加

バウンダリスキャンテスト回路を搭載した半導体装置の消費電力を軽減することにある。 - 特許庁

In scan testing a logic IC, on which a plurality of IP circuits 141-143 substantially identical in structure are combined, scan data are inputted to the respective IP circuit in parallel.例文帳に追加

実質的に同一構成の複数のIP回路141 〜143 を混載したロジックICにおいて、スキャンテスト時に各IP回路に並列にスキャンデータを入力する。 - 特許庁

SCAN TEST CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT INCLUDING IT, AND SUBSTRATE FOR TESTING SEMICONDUCTOR INTEGRATED CIRCUIT WHERE SCAN TEST CIRCUIT IS MOUNTED例文帳に追加

スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板 - 特許庁

The selecting circuit is equipped with a clocked inverter to be input with normal data and a transmission gate to be input with scan testing data to select and output any one of the normal data or the scan testing data.例文帳に追加

選択回路は、通常データが入力されるクロックドインバータと、スキャンテスト用データが入力されるトランスミッションゲートとを備え、通常データとスキャンテスト用データのいずれかを選択して出力する。 - 特許庁

The scan chain comprises one ring from each of a plurality of devices, and each ring 25 comprises, or inserted, at least one status resistor for testing the scan chain.例文帳に追加

スキャンチェーンは、複数の装置の各々からの1つのリングを備えており、各リング25はスキャンチェーンをテストするための1つ以上の介在するステータスレシ゛スタを有する。 - 特許庁

To provide a semiconductor integrated circuit capable of shortening testing time of scan test without increasing circuit scale of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の回路規模を増大させずにスキャン試験の試験時間を短縮する。 - 特許庁

The scan testing signal line is connected between the registers, a logical cell including the registers is laid out, a processing is carried out, so that the wiring length of the scan testing signal line becomes the shortest as a result of the layout; and the wiring delay time of the scan testing signal line, which is made the shortest is calculated and a place where a hold time error is occurring is specified.例文帳に追加

スキャンテスト用信号線をレジスタ間に接続し、そのレジスタを含む論理セルをレイアウトし、レイアウトした結果スキャンテスト用信号線の配線長が最短となるよう処理を行い、最短化されたスキャンテスト用信号線の配線遅延時間を計算し、ホールドタイムエラーが発生している個所を特定する。 - 特許庁

This method is such that in one embodiment, a specific data is given to an input (33) of a scan chain (32) that is not used for testing.例文帳に追加

一つの実施例では、テストに使用されないスキャンチェーン（３２）の入力（３３）に一定データが与えられる。 - 特許庁

To provide an LSI capable of testing a signal path between two circuit blocks by a scan separation test.例文帳に追加

スキャン分離テストによって、２つの回路ブロック間の信号経路をテストすることができるＬＳＩを提供する。 - 特許庁

To provide a semiconductor device capable of reducing electric power consumption at testing and easily attaining compression scan test.例文帳に追加

テスト時の消費電力の低減と共に圧縮スキャンテストを容易に実現可能な半導体装置を提供する。 - 特許庁

The scan testing method for scan-testing a semiconductor integrated circuit having a plurality of blocks to perform functional operations comprises a step of exclusively isolating each of the plurality of blocks to be tested from other blocks during the scan test, and a step of feeding a scan clock with deviated phase for each block to be tested.例文帳に追加

機能動作を行なう複数のブロックを有する半導体集積回路をスキャンテストする方法であって、スキャンテスト時に複数のテスト対象ブロックが各々排他的に他のブロックとアイソレーションするステップと、上記テスト対象ブロック毎に位相をずらしたスキャンクロックを供給するステップとを有することを特徴とするスキャンテスト方法を提示する。 - 特許庁

To provide an integrated circuit testing method and an integrated circuit testing circuit allowing easy control and requiring less hardware for isolating a scan block in testing on an integrated circuit in which the scanning block and a non-scanning block are mixed.例文帳に追加

スキャンブロックと非スキャンブロックが混在する集積回路のテストにおいて、スキャンブロックをアイソレーションするために、制御が容易でかつハードウェア量の少ない集積回路のテスト方法およびテスト回路を提供する。 - 特許庁

Additionally, a faulty circuit block is specified, by utilizing the partial scan path and testing only the specified circuit block.例文帳に追加

また部分スキャンパスを利用して、特定の回路ブロックのみのテストを行うことにより故障回路ブロックの特定を行う。 - 特許庁

A system for at-functional-clock-speed continuous scan array built-in self testing (ABIST) of multiport memory is disclosed.例文帳に追加

機能性クロック速度でのマルチポート・メモリの連続走査アレイ内蔵自己テスト（ＡＢＩＳＴ）のためのシステムが開示される。 - 特許庁

To provide a circuit inspection device, a semiconductor integrated circuit, and a memory macrocell, for circumventing a memory macrocell from stopping propagation of scan data in scan pass testing using a simple circuit.例文帳に追加

スキャンパステスト時にメモリマクロセルでスキャンデータの伝搬が阻止されてしまうことを、簡単な回路で回避する回路検査装置、半導体集積回路およびメモリマクロセルを提供する。 - 特許庁

To provide a semiconductor integrated circuit and its testing method and device capable of accomplishing an effective test of the integrated circuit and generating a scan design involving less entanglement of the wiring.例文帳に追加

半導体集積回路の効果的なテストを実現し、且つ、配線の錯綜の少ないスキャンデザインを提供する。 - 特許庁

To provide a scan test system for testing operations of a component module of an integrated circuit and the interconnection between their component modules.例文帳に追加

集積回路の成分モジュールと、それらの成分モジュール間の相互接続と、の動作をテストする走査テストシステムを提供する。 - 特許庁

To shorten the test time of testing a device under test including a scan chain comprising a plurality of flip-flops.例文帳に追加

複数のフリップフロップから構成されるスキャンチェインを有する被試験デバイスの試験の試験時間の短縮化を図ることを目的とする。 - 特許庁

Test data for a circuit module 24 inputted from a TIN terminal during testing operation sequentially shifts scan cells from 31,1 to 31,4, 32,1 to 32,4, 33,1 to 33,4, and to 34,1 to 34,4.例文帳に追加

テスト動作時にＴＩＮ端子から入力された回路モジュール２_4のテストデータがスキャンセル３_1,1 〜３_1,4 ，３_2,1 〜３_2,4 ，３_3,1 〜３_3,4 ，３_4,1 〜３_4,4 を順にシフトする。 - 特許庁

To provide an active matrix test substrate and a testing method which facilitate defect detection even when a scan line driving circuit of CC driving is included.例文帳に追加

ＣＣ駆動を行う走査線駆動回路を含んでいても欠陥検出が容易なアクティブマトリクス型検査基板と検査方法を提供する。 - 特許庁

TEST CLOCK CONTROL STRUCTURE TO GENERATE CONFIGURABLE TEST CLOCK FOR SCAN-BASED TESTING OF ELECTRONIC CIRCUITS USING PROGRAMMABLE TEST CLOCK CONTROLLER例文帳に追加

プログラム可能テストクロックコントローラを使用した電子回路のスキャンベーステスト用に構成可能なテストクロックを生成するためのテストクロック制御構造 - 特許庁

To provide a semiconductor integrated circuit capable of testing the whole of the integrated circuit according to SCAN signal input in the integrated circuit device even that internal circuits have employed a multitude of SCAN style.例文帳に追加

内蔵回路が多数のＳＣＡＮスタイルを採用していても、集積回路装置に入力されるＳＣＡＮ信号に応答して集積回路全体をテストすることができる半導体集積回路装置を提供すること。 - 特許庁