「source drain」に関連した英語例文の一覧と使い方(142ページ目) - Weblio英語例文検索

In this case, the method has a process that forms a diffusion layer region 14 at a position where the periphery of a resist pattern 21a is crossed, a process that forms the resist pattern 21 a for covering one of the source and drain regions 25 and 19, and a process that uses the resist pattern 21a as a mask for implanting the impurity ion to the silicon substrate 11.例文帳に追加

この製造方法は、シリコン基板１１において後記レジストパターン２１ａの周囲が横切るような位置に拡散層領域１４を形成する工程と、ソース領域２５及びドレイン領域１９のいずれか一方を覆うレジストパターン２１ａを形成する工程と、前記レジストパターン２１ａをマスクとしてシリコン基板１１に不純物イオンを注入する工程と、を具備することを特徴とする。 - 特許庁

A current supplied to the organic light emitting diode element connected to a drain electrode of the EL drive transistor is controlled by a voltage between a gate electrode and a source electrode of the EL drive transistor, and a body electrode BD provided to the EL drive transistor as a fourth electrode is earthed in such a manner that excessive carriers generated in a channel area are caused to escape from the drive transistor through the body electrode.例文帳に追加

前記ＥＬ駆動用トランジスタのゲートーソース間電圧により、前記駆動用トランジスタのドレイン電極に接続された有機発光ダイオード素子に供給する電流は、制御され、前記ＥＬ駆動用トランジスタに第４の電極として設けられたボディ電極ＢＤは、チャンネル領域に発生する余剰キャリアがボディ電極を介して駆動用トランジスタから逃げるように接地されている。 - 特許庁

Deep impurity diffused layer parts 34, 35, isolated from the ends of gate electrodes 29 at source and drain regions, are formed first, then sidewall spacers formed in a laminate structure on the sidewalls of the gate electrodes 29 are partly removed, and shallow impurity diffused layers 36, 37 adjacent the gate electrodes 29 are later formed to allow the diffused layers 36, 37 to be heat treated at low temp.例文帳に追加

ソース、ドレイン領域のゲート電極２９の端部から離隔した深い不純物拡散層部分３４、３５を先に形成し、その後ゲート電極２９の側壁に形成した積層構造のサイドウォールスペーサ３２の一部を除去し、ゲート電極２９に隣接する浅い不純物拡散層３６、３７を後から形成することにより、不純物拡散層３６、３７の低温での熱処理を可能とする。 - 特許庁

The method for fabricating a semiconductor device comprises steps for forming an N type semiconductor region 102, a field oxide film 103 and a gate oxide film 104, implanting high energy ions and low energy ions, forming a gate electrode, forming source and drain by implanting ions using the gate electrode as a mask, making a contact hole, forming an interconnection and then forming a final protective film through final heat treatment.例文帳に追加

Ｎ型半導体領域を形成し、フィールド酸化膜を形成し、ゲート酸化膜を形成し、高エネルギ−のイオン注入と低エネルギーのイオン注入し、ゲート電極を形成し、前記ゲート電極をマスクにイオン注入にてソース、ドレインを形成し、コンタクトホールを形成し、配線を形成し、最終熱処理し、最終保護膜形成する工程とからなる半導体装置およびその製造方法。 - 特許庁

A display device includes: a luminous layer 413; a pair of electrodes 411, 414 sandwiching the luminous layer; a TFT driving the luminous layer 413 via the pair of electrodes 411, 414 and having source and drain electrodes 410, a gate electrode 406 and an active layer 409; and a scan electrode line 407, a signal electrode line 403 and a first insulating layer 404 which constitute a matrix wiring part.例文帳に追加

表示装置は、発光層４１３と、これを挟む一対の電極４０８、４１３と、一対の電極４０８、４１３を介して発光層４１３を駆動し、かつ、ソース電極及びドレイン電極４１０、ゲート電極４０６、及び活性層４０９を有するＴＦＴと、マトリックス配線部を構成する走査電極線４０７、信号電極線４０３、第１の絶縁層４０４とを有する。 - 特許庁

The semiconductor device includes an element isolation film 200 provided to a semiconductor layer to section an element formation region, a gate electrode 130 formed on the element formation region and having both ends extended onto the element isolation film 200 respectively, and an impurity region 110 formed in the element formation region to become a source region and a drain region disposed across a channel formation region positioned right below the gate electrode 130.例文帳に追加

半導体層に設けられ、素子形成領域を区画する素子分離膜２００と、素子形成領域上に形成され、両端がそれぞれ素子分離膜２００上に延伸するゲート電極１３０と、素子形成領域内に形成され、ゲート電極１３０の直下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域となる不純物領域１１０とを備える。 - 特許庁

In an RESURF-MOSFET 100 with an RESURF region 110 functioning as a field buffering region, atoms having n-type conductivity and nitrogen atoms are contained in at least one of the RESURF region 110, an n^+ type contact region 104s functioning as a source contact and an n^+ type contact region 104d functioning as a drain contact.例文帳に追加

電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。 - 特許庁

A semiconductor device comprises: a cavity 14 formed above a semiconductor substrate 11; a GaAs epitaxial layer 13 formed above the cavity 14; a gate electrode 15 formed on the GaAs epitaxial layer 13; and a pair of a source electrode 16 and a drain electrode 17 that are each formed on the GaAs epitaxial layer 13 so as to sandwich the adjacent gate electrode 15.例文帳に追加

本発明の実施形態は、半導体基板１１上に形成される空洞１４と、空洞１４上に形成されるＧａＡｓエピタキシャル層１３と、ＧａＡｓエピタキシャル層１３上に形成されるゲート電極１５と、それぞれＧａＡｓエピタキシャル層１３上に形成され、隣接するゲート電極１５を挟むように形成される一対のソース電極１６及びドレイン電極１７と、を備える。 - 特許庁

The semiconductor element comprises a semiconductor substrate, having a source/drain region, a gate electrode formed on the semiconductor substrate, a first IMD formed on the semiconductor substrate and having a first damascine pattern, a first barrier layer formed inside the damascine pattern, a first metal wiring formed on the first barrier layer, and a first metal cap layer formed inside the first damascine pattern.例文帳に追加

本発明による半導体素子は、ソース／ドレーン領域を有する半導体基板、前記半導体基板上に形成されたゲート電極、前記半導体基板上に形成されて，第１ダマシンパターンを有する第１のＩＭＤ、前記ダマシンパターン内に形成される第１バリア層、前記第１バリア層上に形成される第１金属配線、前記第１ダマシンパターン内に形成される第１メタルキャップ層、が含まれる。 - 特許庁

The manufacturing method of the semiconductor storage device comprises the steps of forming a floating gate formed via a tunnel oxide film on a semiconductor substrate between a source region and a drain region formed on the substrate in a laminated structure of a first conductive film and a second conductive film, and constituting a memory cell having a control gate formed on the floating gate via the interlayer capacitive film.例文帳に追加

半導体基板上に形成されたソース領域とドレイン領域との間の前記半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートが第１導電膜と第２導電膜より積層構造に形成され、前記フローティングゲート上に層間容量膜を介して形成されたコントロールゲートとを備えたメモリセルより構成される半導体記憶装置により、上記の課題を解決する。 - 特許庁

A semiconductor device is the PMOS transistor formed on an active region 104 of a semiconductor substrate 101 isolated by an element isolation region 102, and the PMOS transistor has a gate insulating film 105b formed on the active region 104, a gate electrode 106b formed on the gate insulating film, a sidewall 108b, and a source/drain diffused layer region 107b.例文帳に追加

半導体装置は、半導体基板１０１における素子分離領域１０２によって分離された活性領域１０４上に形成されたＰＭＯＳトランジスタであって、このＰＭＯＳトランジスタは、活性領域１０４上に形成されたゲート絶縁膜１０５ｂと、ゲート絶縁膜上に形成されたゲート電極１０６ｂと、サイドウォール１０８ｂと、ソース・ドレイン拡散層領域１０７ｂとを備える。 - 特許庁

In the provided method, an InGaP layer is formed on a substrate, a gate electrode with a Ti layer and an Au layer is deposited through the evaporation on the InGaP layer; a GaAs layer is formed in an area on the InGaP layer, in a region different from where the gate electrode is formed; and a source electrode and a drain electrode are further formed on the GaAs layer.例文帳に追加

基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面にＴｉ層とＡｕ層とを有するゲート電極を蒸着により形成し、ＩｎＧａＰ層の上面においてゲート電極が形成される領域とは異なる領域にＧａＡｓ層を更に形成し、ＧａＡｓ層の上面にソース電極及びドレイン電極を更に形成する半導体装置の製造方法を提供する。 - 特許庁

The field effect transistor includes a semiconductor structure including a first semiconductor layer 6 and a second semiconductor layer 4 in heterojunction with the first semiconductor layer 6, a source electrode 8, a drain electrode 10, a gate electrode 9, each formed on the first semiconductor layer 6, and a protective film 11 including at least a metal-doped fullerene formed on the first semiconductor layer 6.例文帳に追加

本発明にかかる電界効果トランジスタは、第１の半導体層６と当該第１の半導体層６とヘテロ接合した第２の半導体層４とを含む半導体構造と、第１の半導体層６上に形成されたソース電極８、ドレイン電極１０、及びゲート電極９と、第１の半導体層６上に形成された金属内包フラーレンを少なくとも含む保護膜１１と、を有する。 - 特許庁

To achieve ohmic contact between an NbN superconductive electrode layer and a two-dimensional electron gas by inserting an In-Sn layer between the NbN superconductive electrode layer and a GaAs layer for heat treatment in a semiconductor coupled superconductive device having two NbN superconductive electrode layers that becomes the GaA layer for forming the two-dimensional electron gas and the source and drain electrode layer of a superconductive current.例文帳に追加

二次元電子ガスを形成するＧaＡ層と超伝導電流のソース及びドレイン電極層となる二つのＮbＮ超伝導電極層を有する半導体結合超伝導素子において、ＮbＮ超伝導電極層とＧaＡs層との層間にＩn−Ｓn層を挿入し熱処理することにより、ＮbＮ超伝導電極層と二次元電子ガスとのオーミック接触を実現させるものである。 - 特許庁

The problem is solved by providing an organic transistor which comprises a substrate, a gate electrode formed on the substrate, an insulating layer formed on the gate electrode, an organic molecule layer with the insulating layer surface covalent-bonded to one end, a catalyst layer covalent-bonded to the other end of the molecule layer, and the source-drain electrode formed on the catalyst layer.例文帳に追加

基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成された絶縁層と、前記絶縁層表面と片末端が共有結合した有機分子層と、前記分子層の他末端が共有結合した触媒層と、前記触媒層上に形成されたソース、ドレイン電極から構成されることを特徴とする有機トランジスタを提供することにより上記課題を解決する。 - 特許庁

The thin film transistor manufacturing method comprises irradiating an amorphous semiconductor film on an insulating surface with a laser beam scanned over the irradiated region to crystalline the amorphous semiconductor film and forming an active layer including a source region, a drain electric and a channel forming region, using the crystallized semiconductor film.例文帳に追加

絶縁表面上の非晶質半導体膜にレーザー光を照射し、該レーザー光を照射した領域を走査して前記非晶質半導体膜を結晶化させ、該結晶化させた半導体膜を用いてソース領域、ドレイン領域及びチャネル形成領域を含む活性層を形成する薄膜トランジスタの作製方法であって、前記レーザー光は、固体レーザーから連続発振されたレーザー光であることを特徴とする。 - 特許庁

The MOS field effect transistor comprises a semiconductor substrate having an element isolation region and an element forming region formed in a protruding state on the isolation region, the gate electrode formed on the element forming region via a gate insulation film, and a source-drain made of a conductive layer formed on the substrate so as to cover a side face of the protruding substrate.例文帳に追加

素子分離領域を有し、該素子分離領域に対して素子形成領域が凸状に形成されてなる半導体基板と、素子形成領域上にゲート絶縁膜を介して形成されたゲート電極と、凸状半導体基板の側壁を覆うように半導体基板上に形成された導電層からなるソース／ドレインとを備えることを特徴とするＭＯＳ電界効果型トランジスタにより、上記の課題を解決する。 - 特許庁

The semiconductor device 100 has a supporting substrate 10, an insulating layer 12 formed on the substrate 10, a semiconductor layer 13 formed on the layer 12, a channel region 16 provided in the layer 13, a source region 20 and a drain region 30 formed on both sides of the region 16, and a gate electrode 40 formed on the region 16 through a gate insulating layer 18.例文帳に追加

半導体装置１００は、支持基板１０と、支持基板１０の上方に形成された絶縁層１２と、絶縁層１２の上方に形成された半導体層１３と、半導体層１３内に設けられたチャネル領域１６と、チャネル領域１６の両側に形成されたソース領域２０及びドレイン領域３０と、チャネル領域１６の上方にゲート絶縁層１８を介して形成されたゲート電極４０と、を含む。 - 特許庁

The thin-film transistor comprises an active layer 102 which is formed of a semiconductor thin film and has an unevenness of 10 nm or larger on the surface, gate insulation film 103 formed of a silicon nitride film containing fluorine on the surface of the active layer 102, a gate electrode 104 formed on the gate insulation film 103, and source and drain electrodes 105 electrically connected to the active layer 102.例文帳に追加

半導体薄膜からなり表面に１０ｎｍ以上の凹凸を有する活性層１０２と、活性層１０２の表面上に形成されフッ素を含むシリコン窒化膜からなるゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成されるゲート電極１０４と、活性層１０２と電気的に接続されるソース・ドレイン電極１０５とを具備することを特徴とする薄膜トランジスタ。 - 特許庁

In the display device having a reverse stagger thin-film transistor of channel stop type, the reverse stagger thin-film transistor of the channel stop type has a microcrystalline semiconductor film including a channel formation region, and the channel formation region of the microcrystalline semiconductor film has an impurity region containing an impurity element for selectively providing a conductivity type for a region not overlapping a source electrode and a drain electrode.例文帳に追加

チャネルストップ型の逆スタガ型薄膜トランジスタを有する表示装置において、該チャネルストップ型の逆スタガ型薄膜トランジスタは、チャネル形成領域を含む微結晶半導体膜を有し、該微結晶半導体膜のチャネル形成領域には、ソース電極及びドレイン電極と重ならない領域に選択的に一導電型を付与する不純物元素を含む不純物領域が設けられている。 - 特許庁

In a semiconductor device 1 having a conductive region (source electrode 14, drain electrode 15) in at least a part of a thin film 15, the thin film 15 where metal nano particles 14 are bonded through insulating molecules is irradiated with an energy beam E in the conductive region thus unbonding the insulating molecules and fusing and bonding the metal nano particles 14.例文帳に追加

薄膜１５の少なくとも一部に導電性領域（ソース電極１４、ドレイン電極１５）を備えた半導体装置１であって、前記導電性領域は、金属ナノ粒子１４が絶縁性分子を介して結合した前記薄膜１５に、エネルギー線Ｅが照射されることで、前記絶縁性分子の結合が解かれたものであり、前記金属ナノ粒子１４を融解させて結合させたものである。 - 特許庁

To provide a semiconductor device and a manufacturing method thereof in which a channel region of a high-quality oxide semiconductor and a low-resistance region applicable to a source/drain region with a lower resistivity than that of the channel region are formed and excellent electric characteristics of high ON current, carrier movability and reliability and low hysteresis property can be achieved without increasing the number of steps.例文帳に追加

本発明は、良質な酸化物半導体のチャネル領域と、チャネル領域の抵抗率よりも低い抵抗率でソース・ドレイン領域にも適用可能な低抵抗領域とが形成され、オン電流、キャリア移動度及び信頼性が高く、ヒステリシス性が小さい良好な電気特性を、工程数を増やすことなく実現できる半導体デバイス及びその製造方法を提供することを目的とする。 - 特許庁

In the organic TFT element having a first and a second transistor each including a source electrode, a drain electrode and an organic semiconductor layer connecting the electrodes to each other, cells which are formed of regions between electrodes of the first and second transistors and in a length direction of the electrodes and where organic semiconductor layers are disposed are all in the same shape and intervals between adjacent cells are all constant.例文帳に追加

ソース電極及びドレイン電極並びに前記電極間を接続する有機半導体層を含む第１及び第２のトランジスタと、を有する有機ＴＦＴ素子において、第１及び第２のトランジスタの電極間及び電極の長手方向の領域とで形成され有機半導体層が配置されるセルは全て同一形状でありかつ隣り合うセルの間隔は全て一定であることで解決できる。 - 特許庁

The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3.例文帳に追加

論理レベル変換回路は、ＥＣＬレベル信号をカレントスイッチ回路１、エミッタフォロワ回路２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによって、ＣＭＯＳ論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を接続することにより、高速なレベル変換を行う。 - 特許庁

Each of the first access transistor and the first transistor includes a semiconductor post which is formed on a substrate and extends vertically to the substrate surface, a gate electrode which is so formed as to enclose the semiconductor post in the direction parallel to the substrate surface, to form a channel region at the semiconductor post, and a source and drain connected respectively to a lower end or upper end of the semiconductor post.例文帳に追加

前記第１アクセストランジスタ及び前記第１トランジスタのそれぞれは、基板上に形成され、前記基板面に対して垂直に延びる半導体柱と、前記半導体柱を前記基板面に平行な方向で取り囲むように形成され、前記半導体柱にチャネル領域を形成させる、ゲート電極と、前記半導体柱の下端部又は上端部にそれぞれ接続されるソース及びドレインとを備える。 - 特許庁

The array substrate has a substrate which has a display area and a peripheral area formed around the display area and a switching element which has a gate electrode, a source electrode, and a drain electrode, the gate electrode having a first metal film, a second metal film laminated on the first metal film, and a third metal film formed on the second metal film by nitriding the second metal film.例文帳に追加

表示領域及び該表示領域の周辺に形成される周辺領域を有する基板と、前記表示領域に形成され、ゲート電極、ソース電極、及びドレイン電極を有し、前記ゲート電極は、第１金属膜と、該第１金属膜上に積層される第２金属膜と、該第２金属膜の窒化処理を通じて前記第２金属膜上に形成される第３金属膜とを有するスイッチング素子とを有する。 - 特許庁

The voltage-compliant multiple-stage extrinsic transconductance amplification high electron mobility transistor has a buffer layer, a main channel layer, a superlattice structure having a cumulative thickness of GaInAs/GaAs, a single-atom δ-doping career supply layer, a gate Schottky contact layer, a drain/source ohmic contact layer, successively disposed on a semiconductor substrate, in which the superlattice structure includes a barrier layer and a subchannel layer.例文帳に追加

電圧順応性のある多段階外因相互コンダクタンス増幅高電子移動度トランジスタは、半導体基板上に、順に、バッファ層と、主チャンネル層と、ガリウムインジウム砒素/ガリウム砒素の厚さが累積的である超格子構造と、単原子δ-ドーピングキャリア供給層と、ゲートショットキーコンタクト層と、ドレーン/ソースオーミックコンタクト層とが配置され、その中で、上記超格子構造には、障壁層とサブチャンネル層とがある。 - 特許庁

The nanowire transistor has at least one nanowire 13 provided with a core 13a which functions as a channel region, and an insulating shell 13b which covers the surface of the core 13a; a source electrode 14 and a drain electrode 15 which are connected to the nanowire 13; and a gate electrode 21 which controls conductivity in at least a part of the core 13a in the nanowire 13.例文帳に追加

本発明のナノワイヤトランジスタは、チャネル領域として機能するコア部分１３ａと、コア部分１３ａの表面を被覆する絶縁性シェル部分１３ｂとを有する少なくとも１本のナノワイヤ１３と、ナノワイヤ１３に接続されたソース電極１４及びドレイン電極１５と、ナノワイヤ１３におけるコア部分１３ａの少なくとも一部における導電性を制御するゲート電極２１とを備えたナノワイヤトランジスタである。 - 特許庁

A semiconductor device has a barrier layer 104 comprising AlGaN, and a cap layer 107 formed on the barrier layer 104, having a gate recess 108 with the barrier layer 104 exposed, including a superlattice layer 105 of AlGaN/GaN, and a source electrode 110 and a drain electrode 111, formed on the cap layer 107 so as to be opposed to each other, with the gate recess 108 interposed in between.例文帳に追加

半導体装置は、ＡｌＧａＮからなる障壁層１０４と、該障壁層１０４の上に形成され、ＡｌＧａＮ／ＧａＮの超格子層１０５を含み且つ障壁層１０４を露出するゲートリセス１０８を有するキャップ層１０７と、該キャップ層１０７の上にゲートリセス１０８を挟んで対向するように形成されたソース電極１１０及びドレイン電極１１１とを有している。 - 特許庁

The field effect transistor includes a gate electrode film 14, the plurality of semiconductor nanowires 11 disposed so as to pass through the gate electrode film 14, a source electrode film 12 formed so as to be in contact with one end of each of the semiconductor nanowires 11 to connect them, and a drain electrode film 13 formed so as to be in contact with the other end of each of the semiconductor nanowires to connect them.例文帳に追加

本発明の電界効果トランジスタは、ゲート電極膜１４と、ゲート電極膜１４を貫通するように配置された複数の半導体ナノワイヤ１１と、半導体ナノワイヤ１１のそれぞれの一端に接触してそれらを接続するように形成されたソース電極膜１２と、半導体ナノワイヤのそれぞれの他端に接触してそれらを接続するように形成されたドレイン電極膜１３とを含む。 - 特許庁

In the transistor using the oxide layer containing Zn, an oxide semiconductor layer containing an insulating oxide is laminated on the oxide layer, and the transistor is so formed that the oxide layer and a source electrode layer or a drain electrode layer are brought into contact with each other via the oxide semiconductor layer containing the insulating oxide, and thereby; and variations in threshold voltage of the transistor is reduced, and the electrical properties are stabilized.例文帳に追加

Ｚｎを含む酸化物層を用いたトランジスタにおいて、酸化物層の上に絶縁性酸化物を含む酸化物半導体層を積層し、酸化物層とソース電極層又はドレイン電極層とが絶縁性酸化物を含む酸化物半導体層を介して接触するようにトランジスタを形成することによって、トランジスタのしきい値電圧のばらつきを低減し、電気特性を安定させることができる。 - 特許庁

The transistor includes: a gate electrode 18 formed on an active region 11; a sidewall 19 formed on the side of the gate electrode 18; a second-conductivity pocket region 13 formed at both sides of the gate electrode 18 in the active region 11; and a first-conductivity source/drain region 14 formed at both sides of the sidewall 19 in the active region 11 and positioned shallower than the pocket region 13.例文帳に追加

トランジスタは、活性領域１１の上に形成されたゲート電極１８と、ゲート電極１８の側面上に形成されたサイドウォール１９と、活性領域１１におけるゲート電極１８の両側方に形成された第２導電型のポケット領域１３と、活性領域１１におけるサイドウォール１９の両側方で且つポケット領域１３よりも浅い位置に形成された第１導電型のソースドレイン領域１４とを有している。 - 特許庁

The organic thin film transistor comprises source and drain electrodes provided on a support, an organic semiconductor layer formed in contact with these electrode, a gate insulation layer formed in contact with the organic semiconductor layer, and a gate electrode formed on the gate insulation layer wherein the gate insulation layer is composed of a metal oxide or a nitride and an organic thin film layer is formed between the gate insulation layer and the organic semiconductor layer.例文帳に追加

支持体上に付設されたソース、ドレイン電極、該電極に接して形成された有機半導体層、該有機半導体層に接して形成されたゲート絶縁層及びゲート絶縁層上に形成されたゲート電極からなる有機薄膜トランジスタにおいて、ゲート絶縁層が金属酸化物或いは窒化物からなり、該ゲート絶縁層と有機半導体層の間に有機薄膜層が形成されたことを特徴とする有機薄膜トランジスタ。 - 特許庁

The field-effect transistor includes a channel layer mainly containing InGaAs, a Schottky layer mainly containing AlGaAs, a stopper layer mainly containing InGaP, a cap layer including a first region and a second region arranged with a recess for exposing a surface of the Schottky layer formed therebetween, a source/drain electrode arranged on the cap layer, and a gate electrode arranged on the surface of the Schottky layer exposed by the recess.例文帳に追加

ＩｎＧａＡｓを主要な材料とするチャネル層と、ＡｌＧａＡｓを主要な材料とするショットキー層と、ＩｎＧａＰを主要な材料とするストッパ層と、ショットキー層の表面を露出するリセスを挟んで配置された第１領域と第２領域とを含むキャップ層と、キャップ層の上に設けられたソース／ドレイン電極と、リセスによって露出されたショットキー層の表面に設けられたゲート電極とを具備する電界効果トランジスタを構成する。 - 特許庁

The fabrication method of the thin film transistor includes the steps of: forming a gate electrode with a first mask; forming an active pattern and a photoresist pattern with a second mask; ashing the photoresist pattern based on a predetermined width of an etch stopper; forming the etch stopper by patterning an insulating layer underlying the ashed photoresist pattern; and forming a source electrode and a drain electrode with a third mask.例文帳に追加

本発明による薄膜トランジスタの製造方法は、第１マスクでゲート電極を形成する段階と、第２マスクでアクティブパターンとフォトレジストパターンを形成する段階と、エッチストッパーの幅に対応する幅だけ前記フォトレジストパターンをアッシングする段階と、前記アッシングされたフォトレジストパターン下部の絶縁膜をパターニングしてエッチストッパーを形成する段階と、第３マスクでソース電極とドレイン電極を形成する段階と、を含むことを特徴とする。 - 特許庁

A high potential gate driving circuit part and a level shift circuit part are provided on the same other conductivity type semiconductor substrate 1, at least one lateral MOSFET is formed in the gate driving circuit part, and an embedded insulating film 3 for parasitic element suppression is provided selectively in a parallel direction on the main surface of the semiconductor substrate at the lower part of the source region 5 and drain region 7 of the lateral MOSFET.例文帳に追加

高電位ゲート駆動回路部と、レベルシフト回路部とを同一の他導電型半導体基板１上に備え、前記ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴのソース領域５およびドレイン領域７の下方に、寄生素子抑制用の埋め込み絶縁膜３を有する高耐圧ＩＣとする。 - 特許庁

The peripheral circuit region 63 comprises second semiconductor regions 9 formed on a semiconductor substrate 50, a second gate insulation film 12 which is formed thinner thin a first gate insulation film 13, a second gate electrode 15 formed on the second gate insulation film 12, and source and drain regions 31, doped with an impurity of the first conductivity type, formed in the second semiconductor regions 9 in both sides of the second gate electrode 15.例文帳に追加

周辺回路領域６３は、半導体基板５０に形成された第２半導体領域９と、第１のゲート絶縁膜１３よりも薄い厚みを有する第２のゲート絶縁膜１２と、第２のゲート絶縁膜１２上に形成された第２のゲート電極１５と、第２のゲート電極１５の両側で第２半導体領域９に形成され、第１導電型の不純物がドープされたソースおよびドレイン領域３１とを含む。 - 特許庁

The ZnO thin film transistor comprises: a semiconductor channel formed of ZnO; source electrodes and drain electrodes, which are disposed at the both sides of the above semiconductor channel and having a conductive oxygen dispersion layer formed by an oxygen-affinity metal in contact with the above semiconductor channel; a gate for forming electric field to the above semiconductor channel; and a gate insulator layer interposing between the above gate and the semiconductor channel.例文帳に追加

また、ＺｎＯで形成された半導体チャンネルと、前記半導体チャンネルの両側に設けられ、前記半導体チャンネルに接触する酸素親和性金属による導電性の酸素拡散層を有するソース電極及びドレイン電極と、前記半導体チャンネルに電界を形成するためのゲートと、前記ゲートと半導体チャンネルとの間に介在されるゲート絶縁層と、を備えることを特徴とするＺｎＯ薄膜トランジスタである。 - 特許庁

The heterojunction FET is made of the nitride semiconductor, and includes a semiconductor layer including a barrier layer 40 and a cap layer 50 formed on the barrier layer 40, a gate electrode 100 provided on the semiconductor layer to have its lower portion buried in the semiconductor layer, and a source electrode 80 and a drain electrode 90 provided apart on the semiconductor layer on both sides of the gate electrode 100.例文帳に追加

本発明のヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、バリア層４０とバリア層４０の上に形成されたキャップ層５０を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極１００と、ゲート電極１００の両側に離間して半導体層上に夫々設けられたソース電極８０及びドレイン電極９０とを備える。 - 特許庁

In this method for detecting a substance to be detected in a sample by a sensor including a substrate 1, and a channel having a source electrode 3 and a drain electrode 4 provided oppositely at a prescribed interval on an insulating thin film 2 formed on the upper surface of the substrate 1, the channel is constituted of ultrafine fibers, and after dropping sample solution onto the channel, a solvent in the sample solution is vaporized.例文帳に追加

基板１と、その基板１の上面に形成した絶縁薄膜２上に、所定の間隔をおいて対向して設けたソース電極３およびドレイン電極４を有するチャネルとを少なくとも備えたセンサーで試料中の被検出物質を検出する方法において、前記チャネルが超微細繊維で構成され、そのチャネル上に前記試料溶液を滴下した後、その試料溶液の溶媒を蒸発させることを特徴とする。 - 特許庁

The chemical sensor includes a sensitive element containing a first semiconductor region with a first channel region formed between a first drain region and a first source region, a first gate insulting film formed on the first channel region, a first gate electrode formed on the first gate insulating film, a sensitive film formed on the first gate electrode, and a controlling mechanism to control and float the potential of the first gate electrode of the sensitive element.例文帳に追加

第１ドレイン領域と第１ソース領域との間に第１チャネル領域が形成された第１半導体領域と、第１チャネル領域上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極と、第１ゲート電極上に形成された感応膜と、を含む感応素子、及び、感応素子の第１ゲート電極の電位を制御し且つフローティング化する制御機構を具備する。 - 特許庁

Ion implantation is carried out surrounding gate electrodes 305 to 307 of transistors formed in a pixel 2 to form n^+ regions 426 and 427 functioning as a source region and a drain region, thereafter a first insulating film 35 and a second insulating film 36 functioning as a block film are formed, and a sidewall of a gate electrode having the first insulating film 35 and the second insulating film 36 partly is formed by etch-back.例文帳に追加

画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ^＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。 - 特許庁

The frequency-voltage conversion circuit comprises: a differentiation circuit receiving a clock signal; a buffer circuit receiving an output from the differentiation circuit outputting it as a pulse wave; an integration circuit converting the pulse wave output by the buffer circuit to a DC voltage; and a MOS transistor receiving the clock signal at a gate terminal and having a source terminal connected to a ground terminal and a drain terminal connected to an output terminal of the differentiation circuit.例文帳に追加

周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。 - 特許庁

The source drain junction of the extremely shallow rectangular high concentration impurity distribution is formed by liquidifying only the ion implantation amorphous region of the diffusing layer using the laser beam, in the wavelength which ensures deep attenuation for Si and makes difficult the direct heating of the Si itself and selectively and locally heating in direct the Si, by selectively allocating a metal film of shallow attenuation depth for the laser beam only to the contact region.例文帳に追加

更にＳｉに対し減衰深さが深く、従ってＳｉ自身が直接加熱され難い波長のレーザー光を用い、該レーザー光において、減衰深さの浅い金属膜を該コンタクト領域にのみ選択的に配置することによりＳｉを間接的に選択局所加熱し、拡散層のイオン注入非晶質領域のみを液相化することにより極浅矩形高濃度不純物分布のソース・ドレイン接合の形成を可能とした。 - 特許庁

When the source-drain diffusion layer of an MOSFET is formed, a gate electrode 13 having a sidewall is formed at first and In or As ions are implanted from a direction aligned with the orientation face of a substrate 1 using the gate electrode 13 as a mask thus forming a deep SD region 24 having a channeling tail of small concentration gradient in the depth direction of the substrate.例文帳に追加

ＭＯＳＦＥＴのソース・ドレイン拡散層を形成するにあたって、まず側壁を有するゲート電極１３を形成し、これをマスクとし且つ基板１１の配向面と整合した方向からＩｎ又はＡｓイオン注入を行って、基板深さ方向に濃度勾配が小さなチャネリングテールを有するディープＳＤ領域２４を形成し、次いで、Ｂ又はＡｓの通常のイオン注入によってソース・ドレイン領域２５を形成する。 - 特許庁