「source drain」に関連した英語例文の一覧と使い方(136ページ目) - Weblio英語例文検索

The carbon nanotube field-effect transistor comprises a channel 4 electrically connecting the source electrode 2 and the drain electrode 3 structure by a carbon nanotube and arranged on the surface of a gate insulating film 5 formed on the gate electrode 1, and uses a dielectric material having relative permittivity higher than that of an SiO_2as a material of the gate insulating film 5.例文帳に追加

本発明のカーボンナノチューブ電界効果トランジスタは、ソース電極２とドレイン電極３間を電気的に接続するチャネル部４をカーボンナノチューブによって構成すると共に、ゲート電極１上に形成されたゲート絶縁膜５表面に配置し、前記ゲート絶縁膜５の材料として、ＳｉＯ_２よりも高い比誘電率を有する誘電材料を用いた。 - 特許庁

A graphene electronic element includes: a conductive substrate acting as a gate electrode, a gate oxide disposed on the substrate; a pair of fist metals separated from each other on the gate oxide; a graphene channel layer extending between the first metals on the first metals; and a source electrode and a drain electrode which are respectively disposed on both ends of the graphene channel layer.例文帳に追加

ゲート電極として作用する導電性基板と、基板上に配置されたゲートオキサイドと、ゲートオキサイド上で互いに離隔された一対の第１金属と、第１金属上で、第１金属の間に延びたグラフェンチャネル層と、グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、を備えるグラフェン電子素子である。 - 特許庁

In addition, gate electrodes 20 are formed near the peripheries of the nanotubes 100, by using the conventional semiconductor device manufacturing method and, at the same time, thin nonconductor films 30 are formed on the gate electrodes 20 so as to bury the holes 10' and source electrodes 40 and drain electrodes 50 are respectively formed on and under the nanotubes 100.例文帳に追加

また、従来の半導体装置の製造方法を用いて炭素ナノチュ−ブ１００の周囲近傍にゲート電極２０を形成すると共に孔１０’を埋め込むようにゲート電極２０の上に不導体薄膜３０を成膜し、炭素ナノチュ−ブ１００の上部と下部とに各々ソース電極４０とドレイン電極５０とを形成する。 - 特許庁

The thin film transistor includes a gate electrode, a gate insulating film formed over the gate electrode, a first semiconductor layer formed of a microcrystalline semiconductor formed on the gate insulating film, a second semiconductor layer provided on the first semiconductor layer and having an amorphous semiconductor, and a source region and a drain region which are formed on the second semiconductor layer.例文帳に追加

ゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ微結晶半導体でなる第１の半導体層と、第１の半導体層上に設けられ非晶質半導体を有する第２の半導体層と、第２の半導体層上に設けられたソース領域およびドレイン領域とを薄膜トランジスタに設ける。 - 特許庁

This semiconductor device includes: a silicon substrate 101 with a recess part DP1 formed at the back thereof; a p-type semiconductor layer 103 grown on the back and on a top face on the opposite side in the silicon substrate 101; and a MOSFET including a source electrode 108s and a drain electrode 108d, which are formed separately upward or sideward of the p-type semiconductor layer 103.例文帳に追加

裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。 - 特許庁

When a second output transistor 12 is turned on after turning a first output transistor 11 from ON to OFF, first, a current flows from the source terminal of a second output transistor 12 to the drain terminal by the energy accumulated in an inductance element 13.例文帳に追加

第１の出力トランジスタ１１が導通から遮断に転じた後、第２の出力トランジスタ１２が導通すると、先ず、インダクタンス素子１３に蓄積されたエネルギーにより、第２の出力トランジスタ１２のソース端子からドレイン端子に向けて電流が流れ、次いで、出力コンデンサ１４の放電により、ドレイン端子からソース端子に向けて電流が流れる。 - 特許庁

The width X of the source region 5 adjacent to the memory gate electrode 3 is set wider than the width Y of the drain region 6 adjacent to the control gate electrode 4 in the direction in which the memory electrode 3 and the control gate electrode 4 are extended.例文帳に追加

メモリゲート電極３、コントロールゲート電極４、ソース領域５およびドレイン領域６を有する半導体装置において、メモリゲート電極３およびコントロールゲート電極４が延伸する方向の幅であって、メモリゲート電極３に隣接するソース領域５の幅Ｘをコントロールゲート電極４に隣接するドレイン領域６の幅Ｙに比べて長くする。 - 特許庁

The semiconductor memory device has: a plurality of word lines 10 formed on a semiconductor substrate 1 and extending in a row direction; a plurality of bit lines (source drain regions) 5 formed on the semiconductor substrate 1 and extending in a column direction; and a plurality of memory elements formed at respective intersections of the plurality of word lines 10 and the plurality of bit lines 5.例文帳に追加

半導体記憶装置は、半導体基板１の上に形成され、行方向に延伸する複数のワード線１０と、半導体基板１の上部に形成され、列方向に延伸する複数のビット線（ソースドレイン領域）５と、複数のワード線１０と複数のビット線５との各交差部に形成された複数のメモリ素子とを有している。 - 特許庁

A power supply control circuit includes a MOSFET 61 connected between a DC power supply 10 and a load circuit 31, connected so that a body diode D30 formed between a drain and a source to be forward direction, and a locking circuit 62 for maintaining ON state of the MOSFET 61 for prescribed time during stoppage of feeding from the DC power supply 10.例文帳に追加

直流電源１０と負荷回路３１との間に接続され、ドレインとソース間に形成されるボディダイオードＤ３００が順方向となるように接続されたＭＯＳＦＥＴ６１と、前記直流電源１０からの給電停止時に前記ＭＯＳＦＥＴ６１のオン状態を所定時間維持する保持回路６２を備えている。 - 特許庁

A gate insulating film 13 and a gate electrode 14 of an nMOS transistor are formed on a silicon substrate 10 with non-single-crystal silicon, and a source-drain region of the nMOS transistor is formed by implanting an n-type dopant having a relatively large mass number (the mass number ≥70) such as As or Sb using the gate electrode 14 as a mask.例文帳に追加

シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。 - 特許庁

A source impurity region 4 and a drain impurity region 5 are separately formed in a semiconductor layer 3 supported on a substrate 1 and a memory transistor constituted by laminating a gate insulating film 7, a floating gate FG, a inter-gate insulating film 8, and a control gate CG upon another, is provided on the semiconductor layer 3 between the impurity areas 4 and 5.例文帳に追加

基板１に支持された半導体層３内にソース不純物領域４およびドレイン不純物領域５が互いに離間して形成され、両不純物領域４，５に挟まれた半導体層部分の上に、ゲート絶縁膜７、浮遊ゲートＦＧ、ゲート間絶縁膜８および制御ゲートＣＧが積層されたメモリトランジスタを有する。 - 特許庁

The semiconductor memory device is provided with a substrate 40, a first transistor formed on the substrate 40, a first storage node connected to a source region 42 of the first transistor, a second storage node connected to a drain region 44 of the first transistor, and a first plate line 62 commonly contacting the first storage node and the second storage node.例文帳に追加

基板４０と、基板４０に形成された第１トランジスタと、第１トランジスタのソース領域４２に連結された第１ストレージノードと、第１トランジスタのドレイン領域４４に連結された第２ストレージノードと、第１及び第２ストレージノードに同時に接触された第１プレートライン６２と、を備えることを特徴とする半導体メモリ装置である。 - 特許庁

A relaxation time when charge is stored in the display element of the pixel and other capacitance connected to the display element in parallel is focused on, and the voltage applied between the source and the drain of the transistor in the writing period is suppressed by changing the voltage of the video signal applied to the signal line step by step and finally setting it at the desired level.例文帳に追加

画素の表示素子と、表示素子に並列に接続されたその他の容量とに、電荷が蓄積される緩和時間に着目し、信号線に与えるビデオ信号の電圧を、段階的に推移させながら最終的に所望の高さにすることで、書き込み時においてトランジスタのソースとドレイン間に印加される電圧の大きさを抑える。 - 特許庁

Fabrication process is simplified by forming a Co silicide layer 20 simultaneously on the surface of the gate electrode 7B, source, and drain (n^+-type semiconductor region 16) of an MISFET constituting a logic LSI, and on the surface of a polysilicon film 7 becoming the gate electrode of an MISFET for selecting the memory cell of a DRAM in a subsequent process.例文帳に追加

ロジックＬＳＩを構成するＭＩＳＦＥＴのゲート電極７Ｂ、ソース、ドレイン（ｎ^＋型半導体領域１６）のそれぞれの表面と、後の工程でＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴのゲート電極となる多結晶シリコン膜７の表面とにＣｏシリサイド層２０を同時に形成することによって、製造プロセスの簡略化を実現する。 - 特許庁

The fixed electrode 211 is connected to an active layer 213 via a reverse conductivity-type impurity region 212, having a polarity opposite to that of an impurity region corresponding to source and drain, and removes electric charges which have accumulated in an active layer to cause saturation characteristics deterioration, when the TFT 210 for the current programming is in operation.例文帳に追加

固定電極２１１は、ソース及びドレインに相当する不純物領域とは逆の極性を有する逆導電型不純物領域２１２を介して活性層２１３と接続されており、電流プログラム用ＴＦＴ２１０の動作時には、活性層中に蓄積して飽和特性を劣化させる原因となる電荷を除去する。 - 特許庁

A gate electrode 131 is formed by using a dual metal layer consisting of copper and a metal which has satisfactory contact characteristics with the substrate and whose pattern solution does not affect the substrate and a source electrode 149 and a drain electrode 151 are formed by using a dual metal layer consisting of copper and a metal by which reaction of a lower ohmic contact layer and copper is prevented.例文帳に追加

ゲート電極１３１は、銅及び基板と接触特性が良好であってパターン溶液が基板に影響を与えない金属の二重金属層で形成し、ソース電極１４９及びドレイン電極１５１は、銅及び下部オーミックコンタクト層と銅との反応を防ぐことができる金属の二重金属層で形成する。 - 特許庁

A nonvolatile semiconductor memory has a substrate 1 having stripe-like trenches 50, each first electrode 10 buried in the bottom of each trench 50, each second electrode 20 covering the surface of the substrate interposed between the adjacent first electrodes to each other, each diffusion layer 40 served as each source or each drain, and each trap film 30 served as a charge accumulating layer.例文帳に追加

本発明に係る不揮発性半導体記憶装置は、ストライプ状のトレンチ５０を有する基板１と、トレンチ５０の底部に埋設された第１の電極１０と、隣り合う第１の電極間１０の基板表面を覆う第２の電極２０と、ソース／ドレインとしての拡散層４０と、電荷蓄積層としてのトラップ膜３０とを備える。 - 特許庁

The semiconductor device includes: a source electrode 105, a drain electrode, and a gate electrode 107 formed on a barrier layer 104 in contact with the barrier layer 104; and a passivation film 108 formed on the barrier layer 104 so as to cover at least a part of the top surface of the respective electrodes to protect the barrier layer 104 and formed of a plurality of films.例文帳に追加

半導体装置は、障壁層１０４の上に該障壁層１０４と接して形成されたソース電極１０５、ドレイン電極及びゲート電極１０７と、障壁層１０４の上に各電極の上面の少なくとも一部を覆うように形成され、障壁層１０４を保護する、複数の膜からなるパッシべーション膜１０８とを有している。 - 特許庁

To provide a substrate for a display device and a manufacturing method thereof for reducing the whole number of manufacturing processes in a liquid crystal display device by forming a protective insulating layer for protecting and insulating source wiring and drain wiring and also functioning as a black matrix or a photo-spacer, and to provide a liquid crystal display device and a manufacturing method thereof.例文帳に追加

ソース配線やドレイン配線を保護し絶縁するとともに、ブラックマトリクスやフォトスペーサとしても機能する保護絶縁層を形成することにより、液晶表示装置におけるトータル的な製造工程数を削減することの可能な表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法の提供を目的とする。 - 特許庁

A first impurity region 4ad acting line a source region and a second impurity region 4ae acting like a drain region are formed through ion implantation by using a resist pattern for forming a gate electrode of a transistor as a mask, and the gate electrode 9 including lower electrodes 6a, 8a and an upper electrode 7a is formed by using the resist pattern for a mask.例文帳に追加

トランジスタのゲート電極を形成するためのレジストパターンをマスクとしてイオン注入によりソース領域となる第１不純物領域４ａｄとドレイン領域となる第２不純物領域４ａｅが形成され、そのレジストパターンをマスクとして下部電極６ａ，８ａと上部電極７ａを有するゲート電極９が形成される。 - 特許庁

A polycrystalline silicon layer 150d having a source region 153d, drain region 155d, channel region 154d and lightly doped region 152d is formed in a pixel area on an insulating substrate, then two-layered gate insulating films 401, 402 are formed thereon, and then a gate electrode 124d is formed via the insulating film 401 thereon.例文帳に追加

絶縁基板上の画素部にソース領域１５３ｄ、ドレイン領域１５５ｄ、チャネル領域１５４ｄ及び低濃度ドーピング領域１５２ｄを有する多結晶シリコン層１５０ｄが形成され、その上に２層のゲート絶縁膜４０１、４０２が形成され、その上に絶縁膜４０１を介してゲート電極１２４ｄが形成される。 - 特許庁

In the manufacturing method of the semiconductor device provided with a source/drain made of an epitaxial growth layer on a semiconductor substrate near a gate electrode, the gate electrode 3a is formed on the semiconductor substrate 1 made of silicon via a gate insulating film 2a, and a TEOS sidewall 5 is formed on the gate insulating film 2a and a side wall of the gate electrode 3a.例文帳に追加

ゲート電極脇の半導体基板上にエピタキシャル成長層からなるソース・ドレインを備えた半導体装置の製造方法であって、シリコンからなる半導体基板１上にゲート絶縁膜２ａを介してゲート電極３ａを形成し、ゲート絶縁膜２ａおよびゲート電極３ａの側壁にＴＥＯＳサイドウォール５を形成する。 - 特許庁

Since one of a source electrode or a drain electrode is formed on the main surface of the substrate and the other is formed on the rear of the substrate, the connection region of the other electrode becomes unnecessary on the main surface of the substrate, a channel width can be enlarged with the same chip area, so that the on-state resistance of the transistor can be reduced.例文帳に追加

しかも、ソース電極，ドレイン電極の一方を半導体基板主面に設け、他方を半導体基板の裏面に設けることによって、半導体基板主面では他方の電極の接続領域が不用となるため、同一のチップ面積でチャネル幅を拡大することができるので、トランジスタのオン抵抗を低減させることが可能となる。 - 特許庁

When stress affected by the element separation region is considered, the distance between the element separation regions in the gate lengthwise direction may be selected for a circuit where fluctuation of logical threshold voltage is to be suppressed so that fluctuation of current between the drain and the source by stress is balanced between a p-channel MOS transistor and an n-channel MOS transistor.例文帳に追加

また、素子分離領域等から受けるストレスを考慮したとき、それによる論理閾値電圧の変動を抑制すべき回路には、そのようなストレスによるドレイン・ソース間電流の変動がｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとの間でバランスするようにゲート長方向の素子分離領域間の距離を選べばよい。 - 特許庁

The superconductor three-terminal element is constituted with a superconductor source electrode 102a and a superconductor drain electrode 102b, formed of cobalt silicates provided at predetermined intervals kept on a substrate 101 formed of silicon, a carbon nanotube 103 formed to bridge between the electrodes 102a, 102b, and a gate electrode 105 allocated on the carbon nanotube.例文帳に追加

シリコンからなる基板１０１の上に所定の間隔をあけて設けられたコバルト珪化物から構成された超伝導ソース電極１０２ａ及び超伝導ドレイン電極１０２ｂと、これらの間に架橋するように形成されたカーボンナノチューブ１０３と、この上に配置されたゲート電極１０５とにより、超伝導三端子素子を構成する。 - 特許庁

One line of region of edge parts facing each other within first and second electrode patterns corresponding to a source electrode and a drain electrode is formed by temporally continuously landing, by an inkjet method, droplets of ink on a predetermined substrate at a small interval not larger than the diameter of dot formed by the landing.例文帳に追加

所定の基板上において、インクジェット法によってインクの液滴を、着弾によって形成されるドットの径以下の短い間隔で時間的に連続して着弾させることで、ソース電極およびドレイン電極に対応する第１および第２電極パターンのうちの少なくとも相互に対向するエッジ部の１ラインの領域を形成する。 - 特許庁

To provide a pumping system which enables an indoor drainage source to be provided in an arbitrary position, away from an existing indoor drainage standpipe or a drainage basin, of an existing building such as an office building and a condominium building, and is used for constituting space-saving drainage pumping equipment excellent in maintainability without requiring the installation of a wastewater discharge tank and a trap for a drain pipe.例文帳に追加

オフィスビルやマンションなどの既設建築物における、既設の屋内排水立管或いは排水枡から離れた任意の位置に屋内排水源を設けることができ、汚水排水槽および排水管用トラップの設置を必要とすることなく、省スペースで且つメンテナンス性に優れた排水圧送設備を構成させるための、ポンプ装置を提供する。 - 特許庁

This device comprises a gate electrode 7 formed on a semiconductor substrate 1, two conductive layers 3 to be a source or drain, which are formed on the semiconductor substrate 1, and at least two channel layers 2a, 2b, which are arranged in a direction perpendicular to a main surface of the semiconductor substrate 1 and are formed so as to connect in parallel to the two conductive layers 3.例文帳に追加

半導体基板１上に形成されたゲート電極７と、半導体基板１に形成されたソースあるいはドレインとなる２つの導電層３と、半導体基板１の主面に垂直方向に並んで、２つの導電層３に並列接続するように形成された少なくとも２つのチャネル層２ａ，２ｂとを有する。 - 特許庁

Since the semiconductor device has a Ge-containing layer 72 under the gate electrode 7P and a polysilicon film 73 having small particle diameters (a mean particle diameter of ≤100 nm) on the Ge-containing layer 72, the B doped into the gate electrode 7P is roughly uniformly distributed in the gate electrode 7P in the thickness direction when source and drain electrodes are subjected to an activating heat treatment.例文帳に追加

ゲート電極７Ｐの下層にＧｅを含む膜７２を有し、Ｇｅを含む膜７２の上に粒径の小さい（平均粒径１００ｎｍ以下の）ポリシリコン膜７３を有しているので、ゲート電極７Ｐ中にドープされるボロンが、ソース／ドレイン電極の活性化熱処理によりゲート電極中に厚さ方向にほぼ均一に分布する。 - 特許庁

Plural memory cells are divided into blocks of one or more, memory cells in each block are provided on the same semiconductor substrate 10, and a memory cell is composed of a field effect transistor having a source 14a, a drain 14b, a floating gate 16, and a control gate 18, and their sources are commonly coupled so as to be connected electrically.例文帳に追加

複数のメモリセルは１以上のブロックに分割され、各ブロック内のメモリセルは、同一の半導体基体１０上に設けられ、ソース１４ａ・ドレイン１４ｂ、浮遊ゲート１６および制御ゲート１８を有する電界効果トランジスタによりそれぞれ構成され、それらのソースが互いに電気的に接続されるように共通に繋がっている。 - 特許庁

By applying voltage to the first gate electrode 7 to set a Landau level filling rate below the first gate electrode 7 to 2 and by adjusting a potential difference between the source electrode 5 and the drain electrode 8, a difference in energy between a lower Landau level 9a and an upper Landau level 9b is made to become a chemical potential difference the same as or above Landau level energy (cyclotron energy).例文帳に追加

第１のゲート電極７に電圧を印加して第１のゲート電極７の下のランダウ準位充填率を２に設定し、ソース電極５とドレイン電極８との間の電位差を調整して、下位ランダウ準位９ａと上位ランダウ準位９ｂのエネルギー差が、ランダウ準位エネルギー（サイクロトロンエネルギー）以上の化学ポテンシャル差になるようにする。 - 特許庁

The split-gate type flash memory element is provided with a silicon epitaxial layer which is formed in an active region of a bulk silicon substrate, and an insulating film for preventing distrubances which is formed on the bulk silicon substrate between the source and the drain of the element, wherein the insulating film for distrubance prevention is formed, using an STI formation process.例文帳に追加

バルクシリコン基板の活性領域に形成されているシリコンエピタキシャル層と、素子のソース及びドレイン間のバルクシリコン基板に形成されているディスターバンス防止用絶縁膜とを備えるスプリットゲート型フラッシュメモリ素子であり、該スプリットゲート型フラッシュメモリ素子では、ディスターバンス防止用絶縁膜は、ＳＴＩ形成工程を利用して形成される。 - 特許庁

An HEMT is provided with an InAlAs layer 202, an InGaAs layer 203, a multiplex δ doped InAlAs layer 204 composed by alternately laminating an n-type doped layer 204a and an undoped layer 204b, an InP layer 205, a Schottky gate electrode 210, a source electrode 209a, and a drain electrode 209b on an InP substrate 201.例文帳に追加

ＨＥＭＴは、ＩｎＰ基板２０１の上に、ＩｎＡｌＡｓ層２０２と、ＩｎＧａＡｓ層２０３と、ｎ型ドープ層２０４ａとアンドープ層２０４ｂとを交互に積層してなる多重δドープＩｎＡｌＡｓ層２０４と、ＩｎＰ層２０５と、ショットキーゲート電極２１０と、ソース電極２０９ａ及びドレイン電極２０９ｂとを備えている。 - 特許庁

A semiconductor device is a p-channel MOS field-effect transistor which comprises a semiconductor substrate, a gate oxide film provided on the semiconductor substrate, a gate electrode provided on the gate oxide film, and two p^+ source/drain diffusion regions formed in an n-well region in the semiconductor substrate, each having a p^- offset region.例文帳に追加

半導体装置は、半導体基板と、半導体基板上に設けられたゲート酸化膜と、ゲート酸化膜上に設けられたゲート電極と、半導体基板内のｎウエル領域に形成され、それぞれＰ^−のオフセット領域を有する２つのＰ^＋のソース／ドレイン拡散領域とを有する、Ｐチャネル型ＭＯＳ電界効果トランジスタである。 - 特許庁

The semiconductor device comprises a semiconductor substrate, a first element region as a source/drain region having a gate electrode formed within the semiconductor substrate, an element region formed in the periphery of the first element region, and recessed portions formed to the two sides provided facing each other of the first element region having the element isolation region formed therein in the inside.例文帳に追加

半導体装置は、半導体基板と、前記半導体基板内に形成され、ゲート電極を有するソース／ドレイン領域としての第１の素子領域と、前記第１の素子領域の周囲に形成された素子分離領域と、前記第１の素子領域の対向する２辺に形成され、内部に前記素子分離領域が形成された凹部とを有する。 - 特許庁

A CMOS image sensor includes a photodiode, and a plurality of transistors for transferring charges accumulated at the photodiode to one column line, wherein at least one transistor among the plurality of transistors has a source region wider than a drain region, for increasing a driving current.例文帳に追加

本発明は、フォトダイオードと、該フォトダイオードに蓄積された電荷を１つのカラムラインに転送する複数のトランジスタを備えるＣＭＯＳイメージセンサにおいて、駆動電流を増大させるため、前記複数のトランジスタの少なくともいずれか１つのトランジスタのソース領域がドレイン領域よりも大きい幅を有するように形成されたＣＭＯＳイメージセンサを提供する。 - 特許庁

An inverter is inserted between a switching TFT and a driving TFT in each pixel and then even if the potential accumulated in the holding capacitor in the pixel varies with the OFF current of the switching TFT, the gate-source voltage of the driving TFT does not vary, so that the drain current of the driving TFT can be held constant.例文帳に追加

各画素内のスイッチング用ＴＦＴと駆動用ＴＦＴの間にインバータを挿入することで、スイッチング用ＴＦＴのＯＦＦ電流により画素内の保持容量に蓄えられる電位が変化したとしても、駆動用ＴＦＴのゲート・ソース間電圧は変化せず、駆動用ＴＦＴのドレイン電流を一定に保つことができる。 - 特許庁

The organic electroluminescence device has a configuration for making the ratio (W/L) of the width and length of a drive thin-film transistor (TD) greater by the source/drain electrodes of the driving thin-film transistor which are included in each sub-pixel and are composed in a form of combteeth comprising a number of vertical projections.例文帳に追加

本発明はこのために上部発光式有機電界発光素子の各サブピクセルに具備された駆動薄膜トランジスターのソース/ドレイン電極が多数の垂直突機を具備した櫛の歯形態で構成されて、お互いにフィンガー形態でかみ合って形成されることで、駆動薄膜トランジスター(TD)の幅と長さの割合(W/L)を大きくする有機電界発光素子を提供する。 - 特許庁

In the high frequency switching circuit, a high frequency signal via either a source electrode 102 or a drain electrode 103 in a multi-gate FET 100 is inputted and outputted via the other electrode, and controls high frequency signal passing or blocking is controlled by the electric potentials of control terminals connected to multiple gate electrodes 107, 108 and 109.例文帳に追加

マルチゲートＦＥＴ１００のソース電極１０２とドレイン電極１０３の一方から高周波信号が入力して他方から出力されると共に、複数のゲート電極１０７、１０８、１０９に接続された制御端子の電位により高周波信号の通過および遮蔽を制御する高周波スイッチ回路用半導体装置である。 - 特許庁

The gate insulating film 13 and the gate electrode 14 of an nMOS transistor are formed with amorphous silicon on a silicon substrate 10, and n-type dopant such as As or Sb whose mass number is relatively large (the mass number is 70 or more) is injected by using the gate electrode 14 as a mask to form the source/drain area of the nMOS transistor.例文帳に追加

シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非晶質シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入するすることで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。 - 特許庁

Since the semiconductor device 10 is provided with the protection film 15 formed so as to cover at least the upper surface of the insulating film 13, the semiconductor device 10 suppresses the reaction of aluminium contained in the source electrode 21 and the drain electrode 22 to the insulating film 13, also suppresses increase in the resistance of the electrodes and increase in current collapse, and thereby provides the fine electric characteristics.例文帳に追加

半導体装置１０は絶縁膜１３の少なくとも上面を覆うように形成された保護膜１５を備えることによって、ソース電極２１とドレイン電極２２とに含まれるアルミニウムと絶縁膜１３とが反応することを抑制することができ、電極の抵抗増加、電流コラプスの増加を抑え、良好な電気的特性を備える。 - 特許庁

To provide a transistor which has a structure having a high flexibility in a design regarding a gate wiring even when an element region where a source diffused layer and a drain diffused layer are alternately formed is increased in an area, and can preferably suppress the reduction of a surge resistance caused by a charge variation (unbalance) of each gate in the same region.例文帳に追加

ソース拡散層とドレイン拡散層とが交互に形成される素子領域を大面積化する場合であれ、ゲート配線にかかる設計に関して自由度の高い構造を有し、同領域内の各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下についてもこれを好適に抑制することのできるトランジスタを提供する。 - 特許庁

The thin film transistor includes: a gate electrode formed on a substrate; an active layer insulated from the gate electrode by a gate insulating film and composed of a compound semiconductor containing oxygen; a protection layer formed on the active layer; and a source electrode and a drain electrode which are brought into contact with the active layer: wherein the protection layer is composed of an oxide containing inorganics having bonding strength with oxygen.例文帳に追加

基板上に形成されたゲート電極と、ゲート絶縁膜によりゲート電極から絶縁され、酸素を含む化合物半導体からなる活性層と、活性層上に形成された保護層と、活性層と接触するソース電極及びドレイン電極とを備え、保護層が、酸素との結合力を有する無機物を含む酸化物からなる。 - 特許庁

An organic thin-film transistor is provided which uses a polythienylquinoxaline derivative prepared by introducing a quinoxaline ring having a high electron affinity, namely, having an n-semiconductor properties and simultaneously exhibiting p- and n-electric properties into a polythiophene having a p-semiconductor properties and includes a substrate, a gate electrode, a gate insulation layer, an organic active layer, and a source/drain electrode.例文帳に追加

ｐ型半導体特性を有するポリチオフェンに、電子親和力の大きい、すなわちｎ型半導体特性を持つキノキサリン環を導入したｐ型とｎ型の電気的特性を同時に示すポリチエニルキノキサリン誘導を使用し、且つ、基板、ゲート電極、ゲート絶縁層、有機活性層、及びソース／ドレイン電極を含んでなる有機薄膜トランジスタを提供する。 - 特許庁

A MIS-type semiconductor device comprises a P-type semiconductor substrate 11, a gate insulating film 14 formed on the semiconductor substrate 11, a gate electrode 15 formed on the gate insulating film 14, and N-type diffused source and drain layers 20 formed in regions of the semiconductor substrate 11 below both sides of the gate electrode 15.例文帳に追加

ＭＩＳ型半導体装置は、Ｐ型の半導体基板１１と、半導体基板１１の上に形成されたゲート絶縁膜１４と、ゲート絶縁膜１４の上に形成されたゲート電極１５と、半導体基板１１におけるゲート電極１５の両側方の領域に形成されたＮ型ソース・ドレイン拡散層２０とを有している。 - 特許庁