「wiring capacitance」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When the wiring lengths L2, L3 are adjusted, the capacitance changes.例文帳に追加

配線長（L2,L3）が調整されると、キャパシタンスが変化する。 - 特許庁

Accordingly, the multilayer printed wiring board can be miniaturized if the same number of the capacitance elements 70 are mountd as that of the capacitance elements of the conventional multilayer printed wiring board.例文帳に追加

従って、同じ数のキャパシタンス素子７０であれば多層プリント配線板を小型化することができる。 - 特許庁

To provide a wiring structure of LSI reducing wiring capacitance C and wiring delay RC.例文帳に追加

配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造を提供する。 - 特許庁

To reduce parasitic capacitance caused between video wiring and signal wiring of a display panel.例文帳に追加

表示パネルのビデオ配線と信号配線との間に生じる寄生容量を削減する。 - 特許庁

To reduce parasitic capacitance of a wiring section of an ESD protection circuit.例文帳に追加

ＥＳＤ保護回路の配線部の寄生容量を低減する。 - 特許庁

To provide a method for designing the wiring structure of an LSI in which the wiring capacitance C and the wiring delay RC can be reduced.例文帳に追加

配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造を提供する。 - 特許庁

To stably form a semiconductor device of low inter-wiring capacitance.例文帳に追加

配線間容量の低い半導体装置を安定的に形成する。 - 特許庁

METHODS OF MANUFACTURING THREE DIMENSIONAL WIRING AND CAPACITANCE TYPE PRESSURE SENSOR例文帳に追加

三次元配線及び静電容量型圧力センサの製造方法 - 特許庁

To reduce capacitance in a crossing region of electrode wiring.例文帳に追加

電極配線の交差領域における静電容量を低減する。 - 特許庁

THIN FILM EMBEDDED CAPACITANCE AND ITS MANUFACTURING METHOD, AND PRINTED WIRING BOARD例文帳に追加

薄膜エンベディッドキャパシタンス、その製造方法、及びプリント配線板 - 特許庁

To decrease capacitance between wiring wires and reduce leakage luminescence.例文帳に追加

配線間の静電容量を小さくして漏れ発光を低減する。 - 特許庁

A pixel electrode 2 for holding capacitance, a dielectric film for holding capacitance 3, and holding capacitance wiring 4 forming a holding capacitance element are sequentially provided on an insulating transparent substrate 1.例文帳に追加

絶縁性透明基板１上に、保持容量素子を構成する保持容量用画素電極２、保持容量用誘電膜３および保持容量配線４を順次設ける。 - 特許庁

To provide a manufacturing method of a wiring portion wherein increasess in wiring resistance and parasitic capacitance are not caused.例文帳に追加

配線抵抗と寄生容量の増大を生じない配線部の製造方法を提供する。 - 特許庁

To reduce a inter-wiring capacitance between a bit line and an upper wiring layer, in a DRAM memory cell.例文帳に追加

ＤＲＡＭメモリセルにおいて、ビット線と上層配線層との配線間容量の低減化を図る。 - 特許庁

To provide a method for designing the wiring structure of an LSI for reducing a wiring capacitance C and wiring delay RC.例文帳に追加

配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造の設計方法を提供する。 - 特許庁

To improve manufacturing yield by suppressing the short circuit between a scanning signal wiring and an auxiliary capacitance wiring and the open circuit of the auxiliary capacitance wiring.例文帳に追加

表示装置における走査信号配線と補助容量配線との短絡および補助容量配線の開放を抑制することで、製造歩留りの向上を目的とする。 - 特許庁

To provide a low cost and large capacitance capacitor built-in wiring board.例文帳に追加

低コストで大容量のキャパシタ内蔵型配線基板を提供する。 - 特許庁

To obtain a printed wiring board with large capacitance and less dispersion of capacitor.例文帳に追加

コンデンサの容量が大きく、ばらつきが小さいプリント配線板を得る。 - 特許庁

To provide a multilayer wiring board which has a capacitor having a large built-in capacitance.例文帳に追加

大容量のコンデンサを内蔵する多層配線基板を提供する。 - 特許庁

The capacitance calculating section calculates the parasitic capacitance of the wiring structure in each of the plurality of conditions.例文帳に追加

容量算出部は、それら複数の条件のそれぞれにおける配線構造の寄生容量を算出する。 - 特許庁

Moreover, since the capacitance can be formed on the the sidewalls of the wiring MD2 too, increase in the capacitance can be attained.例文帳に追加

また、配線ＭＤ２側壁にも容量を形成することができるため、容量の増加を図ることができる。 - 特許庁

Layout data are read from a database, and the capacitance of each wiring to ground and coupling capacitance between wirings are calculated.例文帳に追加

データベースからレイアウトデータを読み込み、各配線の対接地容量と配線間カップリング容量と計算する。 - 特許庁

To reduce the junction capacitance parasitic on a source region and a drain region, and reduce the capacitance parasitic on a wiring.例文帳に追加

ソース領域、ドレイン領域に寄生する接合容量を低減し、配線に寄生する容量を低減する。 - 特許庁

To provide a method for designing the wiring structure of an LSI in which the wiring capacitance C and the wiring delay RC can be reduced.例文帳に追加

配線容量Ｃ及び配線遅延ＲＣの低減の可能なＬＳＩの配線構造の設計方法を提供する。 - 特許庁

To reduce initial capacitance of a capacitance type sensor while reducing the effect of wiring capacitance, etc., and to hereby enhance measurement accuracy of a capacitance type distance measuring instrument.例文帳に追加

静電容量型センサの初期容量を低減するとともに配線容量等の影響を低減し、これによって静電容量型距離測定装置の測定精度を向上させる。 - 特許庁

To improve reliability of wiring by suppressing a line capacitance in a local wiring layer of a semiconductor device.例文帳に追加

半導体装置のローカル配線層部での配線間容量を抑え、配線の信頼性を向上する。 - 特許庁

To form a capacitance between a support frame and a wiring layer of a multilayer wiring board, without generating short-circuitings.例文帳に追加

ショートが生じることなく、サポートフレームと多層配線基板の配線層との間で容量を形成する。 - 特許庁

The designing method includes a process of setting an allowable capacitance per via connected to the wiring in consideration of the thickness of a capacitance film composing the capacitance element.例文帳に追加

この設計方法は、容量の容量膜の膜厚を考慮して、配線に接続されたビア１個あたりの許容容量値を設定する工程を含む。 - 特許庁

To reduce increase of wiring resistance and parasitic capacitance by flip chip packaging.例文帳に追加

フリップチップ実装による配線抵抗の増加や寄生容量を低減する。 - 特許庁

CALCULATION METHOD FOR INTERCONNECT CAPACITANCE, AND DESIGN SUPPORT DEVICE FOR WIRING PATTERN例文帳に追加

配線間容量の算出方法および配線パターンの設計支援装置 - 特許庁

In addition, because the diffusion barrier is not used, an extra wiring capacitance is not added.例文帳に追加

また、拡散バリアを用いないため、余分の配線容量は加わらない。 - 特許庁

The resistance value between the wiring 13 for capacitance and the ground potential by changing the position of a contact 12, connecting the wiring 13 for capacitance and resistance wiring 11.例文帳に追加

容量用配線１３と抵抗配線１１を接続するコンタクト１２の位置を変更することによって、容量用配線１３とグランド電位との間の抵抗値を調整できる。 - 特許庁

A common capacitance wiring 7 and auxiliary capacitance part 9 are electrically insulated by cutting a first cuttable part 11.例文帳に追加

第１の切断可能部１１を切断して共通容量配線７と補助容量部９とを電気的に絶縁する。 - 特許庁

To form a high-capacitance capacitor element in a wiring circuit board with an excellent yield.例文帳に追加

高容量キャパシタ素子を配線回路板内に収率良く形成すること。 - 特許庁

To reduce parasitic capacitance formed between multilayer wiring.例文帳に追加

多層配線間で形成される寄生容量を低減することを目的の一とする。 - 特許庁

CAPACITOR HAVING ADJUSTABLE CAPACITANCE AND PRINTED WIRING BOARD HAVING SAME例文帳に追加

静電容量を調整可能なキャパシタ及びこれを内蔵するプリント配線板 - 特許庁

On the other hand, the capacitance is calculated in case of a normal wiring pattern 22.例文帳に追加

一方、正常な配線パターン２２である場合の静電容量を計算する。 - 特許庁

Consequently, the space between the first wiring and second wiring is so maintained surely as to prevent an increase in parasitic capacitance.例文帳に追加

これにより、第１の配線と第２の配線との間隔を確実に維持し、寄生容量の増大を防止する。 - 特許庁

Thus, electrical coupling between the two systems of wiring is attenuated and parasitic capacitance between the two systems of wiring is decreased.例文帳に追加

これにより、この２系統の配線間の電気的結合が減衰し、配線間の寄生容量が減少する。 - 特許庁

To lessen a wiring in inter-wiring capacitance.例文帳に追加

配線間の配線容量を低減させることができる半導体装置及び半導体装置の製造方法を提供する。 - 特許庁

To prevent relative variations of resistance in a resistance element group and to prevent the variations of wiring capacitance (floating capacitance) due to the influence from a wiring pattern on the upper layer or the lower layer of the signal wiring.例文帳に追加

抵抗素子群内での抵抗値の相対的変動を防止し、信号配線の上層または下層の配線パターンからの影響による配線容量（浮遊容量）の変動を防止できること。 - 特許庁

Further, areas of the wiring 13, 14, 15, and 16 are denoted by MG1_Area, MG2_Area, M1_Area, and M2_Area, respectively, and the parasitic capacitance between the wiring 13 and the wiring 15 is denoted by M1_Cap.例文帳に追加

また、配線１３、１４、１５、１６のそれぞれの面積をMG1_Area、MG2_Area、M1_Area、M2_Area、とし、配線１３と配線１５との間の寄生容量をM1_Capとする。 - 特許庁

MIM (Metal Insulator Metal) capacitance elements formed by comblike patterns of wiring M2 to M6 are arranged on the upper part of the capacitance element C1, and connected in parallel with the capacitance element C1.例文帳に追加

容量素子Ｃ１の上部に配線Ｍ２〜Ｍ６の櫛型のパターンにより形成したＭＩＭ型の容量素子を配置し、これを容量素子Ｃ１と並列に接続する。 - 特許庁

To integrate capacitor elements with large capacitance and stable capacitance values on a semiconductor substrate using a multilayer wiring structure.例文帳に追加

多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。 - 特許庁

The wiring pattern of a semiconductor device is approximated to a columnar approximation pattern which is then used for calculating a capacitance approximating the parasitic capacitance of the wiring pattern.例文帳に追加

半導体装置の配線パターンを円柱形の近似パターンに近似し、その近似パターンを用いて、配線パターンの寄生容量を近似した近似寄生容量を算出する。 - 特許庁