信号変換部６は、コンパレータ５に設定されたアドレスとＣＰＵ１から出力されたアドレス信号とが一致したときに、ライトイネーブル信号をライトイネーブル信号からライトディスイネーブル信号へ変換後、Ｉ／Ｏポート３に対してライトイネーブル信号を出力しないようにする。例文帳に追加

The signal converter 6 disables the output of a write enable signal to an I/O port 3 after converting the write enable signal from the write enable signal to the write disable signal when the address configured on the comparator 5 and the address signal output from the CPU 1 match with each other. - 特許庁

また、ＦＦ回路２１は、ライトイネーブル信号に応じてセレクタ制御信号を送出する。例文帳に追加

Also, an FF circuit 21 transmits a selector control signal in response to the write enable signal. - 特許庁

前記ベクトルデータは、同期信号およびライトイネーブル信号とともに入力される。例文帳に追加

The vector data are input together with a synchronizing signal and a write-enable signal. - 特許庁

外部クロック信号ＴがＬの期間において、Ｈのクロック信号／ＣＬＫ、Ｌのライトイネーブル信号ＷＥ１、Ｈのライトイネーブル信号ＷＥ２が生成される。例文帳に追加

While an external clock signal T is in an L term, an H clock signal/CLK, an L write enable signal WE1 and an H write enable signal WE2 are generated. - 特許庁

カウンタ１５はマルチプレクサ１４からのバーストレングスに応じてライトイネーブル信号を生成する。例文帳に追加

A counter 15 generates a write-enable signal in accordance with burst length from the multiplexer 14. - 特許庁

外部タイミング制御回路７２０は、立ち上がりエッジに先行する立ち下がりエッジを基準としてライトイネーブル信号ＷＥを生成する。例文帳に追加

An external timing control circuit 720 generates a write enable signal WE based on the falling edge precedent to the rising edge as reference. - 特許庁

このクリーンブロックポインタ（１−４ａ）は、イレースブロックアドレスとライトイネーブルポインタとを格納する。例文帳に追加

The clean block pointer (1-4a) stores an erase block address and a write enable pointer. - 特許庁

画像データ生成回路７４０はライトイネーブル信号ＷＥに基づいて入力画像データＤinをＶＲＡＭ４００に書き込む。例文帳に追加

Based on the write enable signal WE, a picture data generation circuit 740 writes input picture data Din in VRAM 400. - 特許庁

書き込み制御部１６はライトイネーブル信号に応じてライトパルス信号を発生し、メモリセルアレイ１９に供給する。例文帳に追加

A write-in control section 16 generates a write-pulse signal in accordance with the write-enable signal and supplies it to a memory cell array 19. - 特許庁

応答信号ACKが書込み制御停止を通知する内容である場合、ライトイネーブル信号WEの出力が停止される。例文帳に追加

When a response signal ACK is contents to notify write control stop, the output of the write enable signal WE is stopped. - 特許庁

奇数ライト信号生成回路は、ライトイネーブル信号ＷＥを基準に、１を初期値とし１２７を最大アドレスとする奇数ライトアドレス信号ＷＡ＿Ｏを奇数ライトイネーブル信号ＷＥ＿Ｏとともに生成して、ＳＲＡＭ３に供給する。例文帳に追加

The odd write signal generation circuit generates an odd write address signal WA-O while using 1 as an initial value and 127 as a maximum address together with an odd write enable signal WE-O with the signal WE as reference and supplies it to the SRAM 3. - 特許庁

書込読出制御部２３はＦＩＦＯ２２がいっぱいになると書き込みストップ制御信号をＰＩＤフィルタ２１に送り、ＰＩＤフィルタ２１はライトイネーブルを無効にし、ＦＩＦＯ２２に１ＴＳパケット分のデータを書き込むだけの領域が空くと、ライトイネーブルを有効にして書き込みを再開する。例文帳に追加

When the FIFO 22 becomes full, a write/read control part 23 sends a write stop control signal to a PID filter 21, the PID filter 21 invalidates write enable and when an area just for writing data for 1TS packets is generated in the FIFO 22, write is restarted by validating write enable. - 特許庁

書き換え時には、インターフェース回路ＩＦ１が、フラッシュメモリＦＣ１〜ＦＣ２のいずれかに選択的にアクティブ状態のライトイネーブル信号を出力し、アクティブ状態のライトイネーブル信号が入力されたフラッシュメモリＦＣ１又はＦＣ２が、アドレス情報で特定されたメモリセルのデータを入力データ群のデータに書き換える。例文帳に追加

At the time of rewriting, the interface circuit IF1 selectively outputs a light enable signal in an active state to either of the flash memories FC1 and FC2, and the flash memory FC1 or FC2 into which the light enable signal in an active state has been inputted rewrites the data in the memory cell specified by the address information into data of input data groups. - 特許庁

タイミングクロックＣＫ−Ｅ、ライトイネーブル信号ＷＥ−Ｅ及びアドレスＡＤ−Ｅを基準クロックＢＣＫの１周期分シフトして第２のタイミングクロックＣＫ−Ｏ、第２のライトイネーブル信号ＷＥ−Ｏ及び第２のアドレスＡＤ−Ｏを生成し、第２のメモリ回路３０に供給する。例文帳に追加

A 2nd timing clock CK-0, a 2nd write enable signal WE-0 and a 2nd address AD-0 are generated by respectively shifting the timing clock CK-E, the write enable signal WE-E and the address AD-E only by one period of a reference clock BCK and supplies these generated data to the 2nd memory circuit 30. - 特許庁

偶数ライト信号生成回路は、外部から供給されるライトイネーブル信号ＷＥ（＝メインクロックＭＣ）を基準に、０を初期値とし１２６を最大アドレスとする偶数ライトアドレス信号ＷＡ＿Ｗを偶数ライトイネーブル信号ＷＥ＿Ｅとともに生成して、ＳＲＡＭ２に供給する。例文帳に追加

The even write signal generation circuit generates an even write address signal WA-W while using 0 as an initial value and 126 as a maximum address together with an even write enable signal WE-E with an externally supplied write enable signal WE (= main clock MC) as reference and supplies it to the SRAM 2. - 特許庁

発明の半導体メモリ装置のアクセス制御部は、外部装置から供給されるライトイネーブル信号が、データの書き込み要求を示すアクティブ状態に変化する場合において、前記ライトイネーブル信号が非アクティブ状態に戻るタイミングに基づいて、一定の期間ライトアクセスを実行させる。例文帳に追加

An access control part of this semiconductor memory device allows write access for a specified period in timing for the above write enable signal to return to the inactive state, in the case a write enable signal supplied from an external device is changed to the active state indicating the demand of write-in of data . - 特許庁

一方の半導体チップでは２回目に入力されるセクタアドレスを読み込むライトイネーブル信号ＷＥがローレベル、該セクタアドレスの最上位ビットの選択データがローレベルの場合、この信号ＷＥに同期してライトイネーブル信号ＷＥ０、アドレス受け入れ信号Ａｄｄ２がローレベルとなり、アドレスカウンタが２該セクタアドレスを受け入れる。例文帳に追加

In one side of the semiconductor chips, when a write-enable signal WE reading a sector address inputted second is a low level and selected data of the most significant bit of the sector address is a low level, a write-enable signal WE0 and an address receiving signal Add2 are made a low level synchronizing with signal WE, and an address counter receives the two sector addresses. - 特許庁

第１のメモリ回路２０に対して、第１のタイミングクロックＣＫ−Ｅ、第１のライトイネーブル信号ＷＥ−Ｅ及び第１のアドレスＡＤ−Ｅを供給する。例文帳に追加

A 1st timing clock CK-E, a 1st write enable signal WE-E and a 1st address AD-E are supplied to the 1st memory circuit 20. - 特許庁

外部クロック信号ＴがＬからＨに遷移すると、クロック信号／ＣＬＫ，ライトイネーブル信号ＷＥ１，ＷＥ２が順次Ｌ，Ｈ，Ｌレベルに遷移する。例文帳に追加

When the external clock signal T transits from L to H, the clock signal/CLK and the write enable signals WE1 and WE2 sequentially transit from L to H and to H level. - 特許庁

ＦＩＦＯ制御部６２は、ライトイネーブル信号ＷＥ１〜ＷＥｎによりデータバス１０上のデータを対応するＦＩＦＯバッファに書き込む。例文帳に追加

The FIFO control part 62 is enabled by write-enable signals WE1 to WEn to write the data on a data bus 10 to the corresponding FIFO buffers. - 特許庁

この各アドレス及びライトイネーブル信号を画像メモリに与えることにより、限られたメモリサイズのメモリを大きなアドレス空間に割り付けて格納することができる。例文帳に追加

By imparting the addresses and the write enable signal to the image memory, the memory of the limited memory size is allocated to a large address space for storage. - 特許庁

セレクタ２０では、セレクタ制御信号に応じてデータ取り込み部２２，２３が出力する取り込みデータ及びライトイネーブル信号を選択して出力する。例文帳に追加

A selector 20 selects taken in data outputted by the data taking-in sections 22 and 23 and the write enable signal in response to the selector control signal to be outputted. - 特許庁

回路２９は信号８と信号７からメモリ初期化データ信号１０，メモリ初期化アドレス信号１１およびメモリ初期化ライトイネーブル信号１２を発生する。例文帳に追加

A circuit 29 generates a memory initializing data signal 10, a memory initializing address signal 11 and a memory initializing write enable signal 12 from the signal 8 and the signal 7. - 特許庁

データ取り込み部２２，２３は、書き込みトリガ信号に応じて外部データを取り込みそれぞれ取り込みデータを出力するとともに、システムクロック信号に同期したライトイネーブル信号を出力する。例文帳に追加

Data taking-in sections 22 and 23 take in external data in response to a write trigger signal, respectively output the taken in data, and output a write-enable signal synchronized with a system clock signal. - 特許庁

また、ブランチコントロール５から、分岐が成立して分岐先のアドレスが確定したことを示す信号２０をバッファレジスタ７に出力し、更にライトイネーブル信号としてＲＡＭ１の１ｃに接続した。例文帳に追加

A signal 20 indicating that a branch has been established and an address for a branch destination has been determined is output from a branch control 5 to a buffer register 7 and is also connected to the 1c of the RAM1 as a write enable signal. - 特許庁

ＰＬＬ２１の動作を復帰させる場合は、第２のフリップフロップ２３により、クロック信号ＣＬＫを使用せずに外部制御信号であるライトイネーブル信号ＷＥにて復帰させる。例文帳に追加

In the case of restoring the operation of the PLL 21, a second flip-flop 23 uses no clock signal CLK but uses a write enable signal WE being an external control signal. - 特許庁

アドレス制御部１１３は読み出しアドレスを先頭アドレス＝０００にセットし、また、ライトイネーブル信号を１つの読み出しアドレスのサイクルの前の区間でローにし、後の区間でハイ−アクティブにする。例文帳に追加

An address control section 113 sets a read address in a head address =000, sets a write enable signal to a low level for a period before a cycle of a read address, and sets the signal to a high (active) level for a period after the cycle. - 特許庁

ライトイネーブル信号ＷＥ１およびＷＥ２がともにＨとなる期間をパルス幅とするパルス信号に応じてＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ４，ＭＮ５がオンし、データ信号Ｄ，／ＤがノードＮ１，Ｎ２に書込まれる。例文帳に追加

N channel MOS transistors MN1, MN2, MN4 and MN5 are turned on in accordance with a pulse signal whose pulsewidth is a term, wherein both the write enable signals WE1 and WE2 become H, data signals D and /D are written in the nodes N1 and N2. - 特許庁

この２ポートメモリ６は、２ポートメモリ３と共通のライトアドレスＷＡｄｄ、ライトデータＷＤ、ライトイネーブル信号ＷＥおよび動作クロックが与えられる。例文帳に追加

A write address WAdd, write data WD, a write enable signal WE and an operation clock used in the two-port memory 3 are supplied to the two-port memory 6. - 特許庁

ライトイネーブル信号等のタイミングに同期（最も近く同期）した遅延クロック信号を出力してペリファラルにセットアップエラーやホールドエラーの発生する可能性を低減するクロック生成装置を提供する。例文帳に追加

To provide a clock generating apparatus for outputting a delay clock signal synchronously (closely synchronously) with timing of a write enable signal or the like so as to reduce the possibility of occurrence of a setup error and a hold error in a peripheral. - 特許庁

前記レジスタアレイはポンピング電圧制御信号と、セルプレートポンピング電圧制御信号及びライトイネーブルポンピング電圧制御信号の電圧レベルに従いそれぞれの単位レジスタの出力信号をブースティングして出力する。例文帳に追加

The register array boosts and outputs output signals of unit registers according to the voltage levels of a pumping voltage control signal, a cell plate pumping voltage control signal, and a write enable pumping voltage control signal. - 特許庁

ライトドライバＷＤ内にラッチを設け、相変化素子の高抵抗化は、カラムサイクル毎にライトイネーブル信号により行い、低抵抗化は、プリチャージコマンドが入力された後にプリチャージ信号を非活性化すると同時に行う。例文帳に追加

A latch is provided in a write driver WD, and the resistance of a phase change element is made higher with a write enable signal in each column cycle and made lower simultaneously inactivation of a precharge signal after input of a precharge command. - 特許庁

制御回路は、ライトイネーブル信号が活性化してからデータマスク信号が変化するまでの間の時間に応じて、データ取り込みゲートの制御により第１のバッファにデータを入力せず、かつデータ転送ゲートの制御により第２のバッファにデータを入力する。例文帳に追加

A control circuit inputs data to the second buffer by control of the data transfer gate without inputting data to the first buffer by control of the data capturing gate in accordance with a time from activation of a write-enable signal to change of a data mask signal. - 特許庁

テストモード判定回路３１は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等からなる外部コマンドを入力するとともに、メモリアドレス信号A0〜Anを入力する。例文帳に追加

A test mode discriminating circuit 31 inputs an external command consisting of a chip-select signal/CS, a row address strobe signal/RAS, a column address strobe signal/CAS, a write-enable signal/WE, and the like, while inputs memory address signals A0-An. - 特許庁

複数のメモリチップを有する不揮発性半導体記憶装置において、前記複数のメモリチップ間でデータのコピーを行うとき、コピー先のメモリチップにおいてリードイネーブル動作をライトイネーブル動作と認識させるコマンドを起動した後、前記リードイネーブル動作を行う。例文帳に追加

In the nonvolatile semiconductor memory device including a plurality of memory chips, when data are copied among the plurality of memory chips, after the command of recognizing a read enable operation as a write enable operation is started in the memory chip of a copying destination, the read enable operation is executed. - 特許庁

状態コントロール回路１０２は、アドレス遷移検出回路１０１の検出結果を受けて、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥから実行すべき動作を判断し、リード命令ＲＳ、ライト命令ＷＳ、リフレッシュ命令ＦＳの何れかの命令を出力する。例文帳に追加

A state control circuit 102 receives a detected result of the address transition detecting circuit 101, judges operation to be performed from an output enable signal/OE and a write enable signal/WE, and outputs any instruction out of a read-instruction RS, a write- instruction WS, and a refresh-instruction FS. - 特許庁

制御信号変換部56は、ＣＰＵ10からのモード切替え信号58により、アドレスデコーダ50の出力信号のうち、アウトプットイネーブル信号ｎＯＥ38、ライトイネーブル信号ｎＷＥ40、レジスタ選択信号ｎＲＥＧ42の各信号を所定の信号へ変換してバススイッチ54へ送出する。例文帳に追加

Depending on a mode switch signal 58 coming from a CPU 10, the control signal converting part 56 converts an output enable signal nOE38, a write enable signal nWE40, and a register select signal nREG42 among the output signals of the address decoder 50 into predetermined signals for transmission to the bus switch 54. - 特許庁

セレクタ１１１は、信号１０２と１０３とのＡＮＤ出力１０６または信号１０３と１０４とのＡＮＤ出力１０５を、クロック分周器１１２の出力信号の位相を用いて選択した後、メモリ入力用のライトイネーブル信号１０８として出力する。例文帳に追加

A selector 111 selects AND output 106 of the signals 102, 103 or AND output 105 of the signals 103, 104 by using a phase of the output signal from the clock divider 112 to output the selected AND output as a write enable signal 108 to be input to the memory. - 特許庁

FIFOメモリ５，６は、CPUからのライトイネーブル信号WEに基づいて、同一デバイスのアドレス対応に制御データおよびデバイスの当該アドレスを書き込んで保持し、制御対象回路からのデータ要求信号により保持データを制御対象回路へ読み出す。例文帳に追加

Then, FIFO memories 5 and 6 write and store the control data corresponding to the address of the same device and the address of the device based on a write enable signal WE from the CPU, and reads the stored data to the control target circuit based on a data request signal from the control target circuit. - 特許庁

ライトイネーブル信号ＷＥに基づいてライト用分周器１０１でパックしたデータ数をカウントしておき、４個ごとにデコーダ１０５でライト信号ＲＡＭ＿ＷＥが生成されライトアドレスカウンタ１０７がカウントアップされるように制御する。例文帳に追加

The number of the packed data is counted by a frequency divider 101 for write use based on a write-enabling signal WE and the control is made so that a write signal RAM-WE can be generated every four 8-bit data in a decoder 105 and a write-address counter 107 can be counted up. - 特許庁

他方の半導体チップではトリガパルスＴＲがハイレベルとなってライトイネーブル信号ＷＥ０もハイレベルのままとなり、信号Ａｄｄ２がハイレベルの状態から変化しないので２回目のセクタアドレスを受け入れず、動作不可となる。例文帳に追加

In the other side semiconductor chip, as a trigger pulse TR is made a high level and the write- enable signal WE0 also is kept at a high level and the signal Add2 is not changed from a high level state, a second sector address is not received, and operation cannot be performed. - 特許庁

画像転送部４はシリアルバスを使用して第１のメモリ１２に記憶されている画像を取り込むとともに、第２のメモリ２２に対する書込アドレスや、ライトイネーブル信号等の制御信号をハード的に作成し、上記画像を第２のメモリ２２に書き込む。例文帳に追加

An image transfer part 4 fetches the image stored in the first memory 12 while using a serial bus, prepares a write address to the second memory 22 or control signal such as write enable signal in the manner of hardware and writes the said image in the second memory 22. - 特許庁

ライトイネーブル信号ＷＲを活性化させる間隔を変化させつつ、絶対値加算出力Ｏａｂｓのピーク値を比較していくことでＦＩＦＯメモリ３１２に記憶されたデータがガード期間のデータであるか否かを判定することができ、ガードインターバル期間の検出が可能となる。例文帳に追加

By comparing the peak values of absolute addition outputs Oabs, as changing activation intervals of write enable signals WR, whether the data stored in the FIFO memory 312 is a data obtained within the guard period can be determined, thus enabling to detect a guard interval period. - 特許庁

同じく外部から入力されるチップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、書き込みデータＤＩＮは、システムクロック信号ＣＬＫに同期してラッチ回路８の各々のラッチ８１〜８３に入力される。例文帳に追加

A chip select signal the inverse of CS, a write enable signal the inverse of WE and a write data signal DIN which are outputted from the outside in the same manner are synchronized with the system clock signal CLK so as to be inputted to the respective latches 81 to 83 inside the latch circuit 8. - 特許庁