例文 (76件) |
"ライン回路"を含む例文一覧と使い方
該当件数 : 76件
リンギング状態におけるライン回路の消費電力を抑制してライン回路全体の消費電力を低減可能なライン回路を提供する。例文帳に追加
To provide a line circuit capable of reducing the power consumption of the whole line circuit by suppressing the power consumption of the line circuit in a ringing state. - 特許庁
情報再生装置、そのインライン回路、および情報再生装置のインライン回路の実装方法例文帳に追加
INFORMATION REPRODUCING APPARATUS AND ITS IN-LINE CIRCUIT, AND METHOD FOR IMPLEMENTING IN-LINE CIRCUIT ON INFORMATION REPRODUCING APPARATUS - 特許庁
第2の動作モードが選択されている場合には、パイプライン回路P1,P3が活性化され、パイプライン回路P2,P4が非活性化される。例文帳に追加
When second operation mode is selected, the pipe line circuits P1, P3 are activated, and the pipe line circuits P1, P4 are made non-activation. - 特許庁
2W多機能電話機用デジタルライン回路試験方式例文帳に追加
SYSTEM FOR TESTING DIGITAL LINE CIRCUIT FOR 2W MULTIFUNCTIONAL TELEPHONE SET - 特許庁
加えて、パイプライン回路は、受信されたデータを処理することもできる。例文帳に追加
The pipeline circuit further can process received data. - 特許庁
遅延ライン回路は、直列に連結される複数の遅延セルを備える。例文帳に追加
Delay line circuits include a plurality of delay cells connected in series. - 特許庁
第1のジョセフソン転送ライン回路(104)と、第2のジョセフソン転送ライン回路(105)と、第3のジョセフソン転送ライン回路(106)とを有する超電導回路が提供される。例文帳に追加
The superconducting circuit comprising a first Josephson transfer line circuit (104), a second Josephson transfer line circuit (105), and a third Josephson transfer line circuit (106) is provided. - 特許庁
ディレイライン回路は、調整可能なディレイセル及び複数の固定ディレイセルを含む。例文帳に追加
A delay line circuit includes an adjustable delay cell and a plurality of set delay cells. - 特許庁
ヒートポンプ回路部1と、ブライン回路31と、水流通回路32を持つ。例文帳に追加
The heat pump system has a heat pump circuit part 1, a brine circuit 31, and a water communication circuit 32. - 特許庁
第1の動作モードが選択されている場合には、パイプライン回路P1〜P4が活性化される。例文帳に追加
When a first operation mode is selected, the pipe lines P1 to P4 are activated. - 特許庁
音声通信システム、ライン回路及びそれらに用いる消費電力低減方法例文帳に追加
VOICE COMMUNICATION SYSTEM, LINE CIRCUIT, AND METHOD FOR REDUCING POWER CONSUMPTION TO BE USED FOR THEM - 特許庁
外融熱交換器(37)には、ブライン回路(20)の外融配管(16)も接続される。例文帳に追加
External fusion piping 16 in the brine circuit 20 is also connected with the external fusion heat exchanger 37. - 特許庁
さらに、ディレイ・ライン回路101に対して、ディレイ・ライン回路101の出力信号と基準クロック信号RCLKとのいずれかを選択して入力できるよう構成されている。例文帳に追加
As for the delay line circuit 101, either of the output signal of the delay line circuit 101 and the reference clock signal RCLK can be selected and inputted. - 特許庁
2W多機能電話機用デジタルライン回路の試験の無人化、自動化、試験時間の短縮化を期す2W多機能電話機用デジタルライン回路試験方式を提供すること。例文帳に追加
To provide a digital line circuit testing system for a 2W multifunctional telephone set which makes a test for a digital line circuit for a 2W multifunctional telephone set to be unmanned and automated and shortens test time. - 特許庁
転送回路110は、段数の異なるパイプライン回路P1,P2と、第1及び第2のリードデータをパイプライン回路P1,P2に排他的に供給するスイッチ回路111〜114を含む。例文帳に追加
A transfer circuit 110 includes pipe line circuits P1, P2 of which the number of stages are different, and switch circuits 111 to 114 supplying exclusively first and second read data to pipe line circuits P1, P2. - 特許庁
転送回路120は、段数の異なるパイプライン回路P3,P4と、第3及び第4のリードデータをパイプライン回路P3,P4に排他的に供給するスイッチ回路121〜124を含む。例文帳に追加
A transfer circuit 120 includes pipe line circuits P3, P4 of which the number of stages are different, and switch circuits 121 to 124 supplying exclusively third and forth read data to pipe line circuits P3, P4. - 特許庁
第2のジョセフソン転送ライン回路は、第1及び第3のジョセフソン転送ライン回路の間に接続され、ジョセフソン接合素子及び超電導インダクタを含み、第1及び第3のジョセフソン転送ライン回路に比べて入力単一磁束量子パルスを鈍化又は遅延して転送することによりそのパルス間隔を均一化して出力する。例文帳に追加
The second Josephson transfer line circuit (105) is connected between the first and third Josephson transfer line circuits (104), (106), includes a Josephson junction element and a superconducting inductor, and outputs input single fluxoid quantum pulses at a uniform pulse interval by slowing or delaying the transfer of inputted single fluxoid quantum pulses as compared with the first and third Josephson transfer line circuits (104), (106). - 特許庁
パイプライン回路において、加算を含む、高速算術演算を実施する装置および方法を提供すること。例文帳に追加
To provide a device and a method performing a high-speed arithmetic operation including addition in a pipeline circuit. - 特許庁
非同期パイプライン回路で電力消耗量を低減し得る非同期センシング差動論理回路を提供する。例文帳に追加
To provide an asynchronous sensing differential logic circuit which is an asynchronous pipeline circuit and capable of reducing power consumption. - 特許庁
冷媒回路(30)の蒸発器(35)で冷媒との熱交換によってブライン回路(20)のブラインが冷却される。例文帳に追加
A brine of a brine circuit 20 is cooled by heat exchange with a refrigerant in an evaporator 35 of a refrigerant circuit 30. - 特許庁
冷凍サイクル10のブライン冷却用熱交換器15にて冷却されたブラインがブライン回路20を循環する。例文帳に追加
Brine cooled by a heat exchanger 15 for cooling the brine of a refrigerating cycle 10 circulates through the brine circuit 20. - 特許庁
そして、蒸発器(35)を除く冷媒回路(20)が熱源ユニット(11)に構成され、蒸発器(35)とブライン回路(40)とが利用ユニット(12)に構成されている。例文帳に追加
The refrigerant circuit 20 excluding the evaporator 35 is formed in a heat source unit 11, and the evaporator 35 and the brine circuit 40 are formed in a use unit 12. - 特許庁
スタティック型の氷蓄熱装置(10)でブライン回路(20)内を流れるブライン中の気泡を短時間で効率よく除去できるようにする。例文帳に追加
To remove, with high efficiency in a short time, bubbles existing in brine passing through a brine circuit (20) in a static ice storage apparatus (10). - 特許庁
パイプライン回路において、各ステージの中間レジスタにアクセスでき、さらに、パイプラインの連続する任意のステージを利用できるようにする。例文帳に追加
To provide a pipeline circuit capable of accessing an intermediate register of each stage and using an arbitrary continuous stage of the pipeline. - 特許庁
フリップフロップ回路、フリップフロップ回路を備えるパイプライン回路、及びフリップフロップ回路の動作方法例文帳に追加
FLIP-FLOP CIRCUIT, PIPELINE CIRCUIT PROVIDED WITH FLIP-FLOP CIRCUIT, AND OPERATING METHOD OF FLIP-FLOP CIRCUIT - 特許庁
通常時の基準クロックより周波数の低い1本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。例文帳に追加
To provide a performance test for a delay line circuit, using one testing clock for having a frequency lower than the one of a usual reference clock. - 特許庁
遅延ライン回路では、第3の検出部により一致が検出された場合に折り返し場所の遅延セルを切り替える。例文帳に追加
In a delay line circuit, when coincidence is detected by the third detection part, the delay cell at the returning place is switched. - 特許庁
IPスイッチ回路11は各IPライン回路12〜14からのIPパケットのIPアドレス情報を読取り、転送先を判断する。例文帳に追加
An IP switch circuit 11 judges a transfer destination by reading the IP address information of IP packets from respective IP line circuits 12-14. - 特許庁
検索テーブル16は各IPライン回路12〜14等から入力されたIPパケットの行き先情報等が格納されている。例文帳に追加
A retrieval table 16 stores the destination information or the like of IP packets inputted from the respective IP line circuits 12-14 or the like. - 特許庁
ブライン式空調装置において、ブライン回路の構成の煩雑化を抑制しつつ、冷房始動時における冷房の応答性を向上する。例文帳に追加
To provide a brine type air-conditioner capable of enhancing the responsiveness in cooling at the time of starting while the constitution of a brine circuit is precluded from complication. - 特許庁
本発明によれば、遅延セルあるいは遅延ライン回路の出力信号の特性、特に、デューティー特性が改善される。例文帳に追加
According to the present invention, characteristics of output signals of the delay cells or the delay line circuits, in particular, duty characteristics are enhanced. - 特許庁
高速なパイプライン回路を実現する動作レベル記述を生成するのに好適な動作合成装置を提供する。例文帳に追加
To provide a behavioral synthesis apparatus excellent for generating behavioral level description for executing a high-speed pipeline circuit. - 特許庁
利用冷房運転時には、外融熱交換器(37)において、ブライン回路(20)のブラインと循環回路(35)の水とが熱交換する。例文帳に追加
At the time of available space cooling operation, the brine in the brine circuit 20 and the water in the circulating circuit 35 carry out heat exchanges in the external fusion heat exchanger 37. - 特許庁
蓄熱熱交換器(40)は、上下に蛇行する多数の伝熱管(41)で構成され、ブライン回路(20)に接続される。例文帳に追加
The regenerative heat exchanger 40 comprises many heat transfer tubes 41 that are vertically serpentine and is connected with a brine circuit 20. - 特許庁
ディレイ・ライン回路101は、遅延量を変更可能であり、基準クロック信号RCLKに遅延を与えることができる。例文帳に追加
In a DLL (delay locked loop) circuit 10, a delay line circuit 101 can change a delay amount and can give delay to a reference clock signal RCLK. - 特許庁
ハードウエアは、複数のパイプライン回路要素のモデルにモデル化され、各パイプライン回路要素のモデルは、入力データの値を第1のデータ記憶エリアAから読み出し、出力データの値を第2のデータ記憶エリアBに書き込む。例文帳に追加
The hardware is modeled to models of plural pipeline circuit elements, the models of each pipeline circuit element read a value of inputted data from a first data storage area A and write a value of outputted data in a second data storage area B. - 特許庁
位相比較回路102は、基準クロック信号RCLKとディレイ・ライン回路101の出力信号との間又は基準クロック信号RCLKより周波数の低い試験クロック信号TCLKとディレイ・ライン回路101の出力信号との間の位相差を検出可能である。例文帳に追加
A phase comparison circuit 102 can detect a phase difference between the reference clock signal RCLK and an output signal of the delay line circuit 101, or a phase difference between a testing clock signal TCLK having a frequency lower than the one of the reference clock signal RCLK and the output signal of the delay line circuitry 101. - 特許庁
第1及び第3のジョセフソン転送ライン回路は、ジョセフソン接合素子及び超電導インダクタを含み、入力された単一磁束量子パルスを転送する。例文帳に追加
Each of the first and third Josephson transfer line circuits (104), (106) includes a Josephson junction element and a superconducting inductor to transfer an inputted single fluxoid quantum pulse. - 特許庁
低速メモリデバイスとしてのプログラムメモリ2から、可逆的に圧縮されたプログラムをリードDMAC12によって読み出して、パイプライン回路8で伸長する。例文帳に追加
A reversibly compressed program is read from a program memory 2 as the low-speed memory device by a read DMAC 12 to be decompressed by a pipeline circuit 8. - 特許庁
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