「"Parasitic capacitance"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

PARASITIC CAPACITANCE EXTRACTION METHOD AND PROGRAM例文帳に追加

寄生容量抽出方法およびプログラム - 特許庁

To reduces a parasitic capacitance of a detection element as an apparent value and to suppress influences of the parasitic capacitance of the detection element itself upon detecting light quantity.例文帳に追加

検出素子の寄生容量を見かけ上低減して、光量検出時に検出素子自体の寄生容量の影響を抑制すること。 - 特許庁

To homogenize the parasitic capacitance between a gate electrode and a drain electrode.例文帳に追加

ゲート電極とドレイン電極の間の寄生容量を均一にする。 - 特許庁

Manufacturing is enabled, in such a manner that parasitic capacitance becomes a prescribed value.例文帳に追加

また、寄生容量が所定値になるよう作り込むことができる。 - 特許庁

SEMICONDUCTOR MEMORY WITH REDUCED PARASITIC CAPACITANCE AND MANUFACTURING METHOD THEREFOR例文帳に追加

寄生キャパシタンスの減少した半導体メモリ素子及びその製造方法 - 特許庁

To reduce parasitic capacitance formed between multilayer wiring.例文帳に追加

多層配線間で形成される寄生容量を低減することを目的の一とする。 - 特許庁

To reduce parasitic capacitance of a signal line in a liquid crystal display device.例文帳に追加

液晶表示装置が有する信号線の寄生容量を低減すること。 - 特許庁

SOI STRUCTURE HAVING REDUCED PARASITIC CAPACITANCE AND PRODUCTION THEREOF例文帳に追加

寄生容量を減少させたＳＯＩ構成体及びその製造方法 - 特許庁

To provide a CPP read head structure which is balanced in parasitic capacitance.例文帳に追加

寄生的電気容量が釣り合ったCPP読取ヘッド構造を提供する。 - 特許庁

Accordingly, parasitic capacitance among the wirings is reduced sufficiently.例文帳に追加

従って、配線間の寄生容量を十分に低減することができる。 - 特許庁

DISPLAY INSPECTING APPARATUS, DISPLAY INSPECTING METHOD AND PARASITIC CAPACITANCE INSPECTING METHOD例文帳に追加

ディスプレイ検査装置、ディスプレイの検査方法、寄生容量の検査方法 - 特許庁

To realize wider bandwidth of an inductor by reducing a parasitic capacitance.例文帳に追加

寄生容量を低減してインダクタの広帯域化を図る。 - 特許庁

To reduce parasitic capacitance of a wiring section of an ESD protection circuit.例文帳に追加

ＥＳＤ保護回路の配線部の寄生容量を低減する。 - 特許庁

An inter-resistance element parasitic capacitance value calculation unit 16 selects out of the resistance database two resistance elements sharing a common section capable of generating parasitic capacitance, calculates the parasitic capacitance value between the resistance elements, and stores the value in a parasitic capacitance list wherein the value and the nodes are coordinated with each other.例文帳に追加

抵抗素子間寄生容量値算出部１６は、抵抗データベースから寄生容量を発生させる共通区間を有する二つの抵抗素子を選択して抵抗素子間の寄生容量値を算出し、算出した寄生容量値と前記ノードとを関連付けて寄生容量リストに保存する。 - 特許庁

By the frame wall 30, parasitic capacitance is balanced.例文帳に追加

そして、このフレーム壁３０によって寄生容量のバランスをとるようにした。 - 特許庁

To provide a ferroelectric random access memory having small parasitic capacitance.例文帳に追加

寄生容量の少ない強誘電体ランダムアクセスメモリを提供する。 - 特許庁

A parasitic capacitance insertion unit 17 generates a net list corrected by the addition of a remark to a net list generated by a circuit simulation net list generation unit 14 about the insertion of a parasitic capacitance element, the same in parasitic capacitance as the parasitic capacitance value in the parasitic capacitance list, into between the nodes, and passes the corrected net list to a circuit simulation execution unit 18.例文帳に追加

寄生容量挿入部１７は、回路シミュレーション用ネットリスト生成部１４にて生成されたネットリストに、寄生容量リストに保存された寄生容量値を持つ寄生容量素子をノード間に挿入する記述を追加することで修正したネットリストを生成し、回路シミュレーション実行部１８に渡す。 - 特許庁

An electronic circuit having a laminated structure is sampled, and the wiring conductor of the sampled electronic circuit is observed, and the simulation of a parasitic capacitance based on observation is carried out, and the approximate expression of a parasitic capacitance is derived, and the correction expression of the parasitic capacitance is derived.例文帳に追加

積層構造を有する電子回路をサンプリングし、サンプリングされた電子回路の配線導体を観測し、観測に基づく寄生容量のシミュレーションを行い、寄生容量の近似式を導出し、さらに寄生容量の補正式を導出する。 - 特許庁

Thus, parasitic capacitance of the bit line reduces, power consumption when reading is reduced, parasitic capacitance for charging/discharging in the case of data "1" and parasitic capacitance for charging/discharging in the case of data "0" are flattened, peak of the current is offset, and unevenness in peak current decreases.例文帳に追加

これにより、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れると共に、データ「１」の場合に充放電する寄生容量と、データ「０」の場合に充放電する寄生容量が平坦化され、電流のピークが相殺され、ピーク電流のばらつきが少なくなる。 - 特許庁

Inductances 31, 32 for compensating each parasitic capacitance of switch diodes 8A, 8B are provided.例文帳に追加

スイッチダイオード８Ａ，８Ｂの寄生容量を補償するインダクタンス３１，３２を設ける。 - 特許庁

To provide an AM substrate having small variations in the parasitic capacitance between gate and drain electrodes.例文帳に追加

ゲート電極／ドレイン電極間の寄生容量の変動が小さいＡＭ基板を提供する。 - 特許庁

To suppress power consumption by reducing charge/discharge to parasitic capacitance between pixel electrodes.例文帳に追加

画素電極間の寄生容量への充放電を小さくして、消費電力を抑える。 - 特許庁

To reduce parasitic capacitance caused between video wiring and signal wiring of a display panel.例文帳に追加

表示パネルのビデオ配線と信号配線との間に生じる寄生容量を削減する。 - 特許庁

To provide a technology for accurately evaluating the parasitic capacitance ratio accompanying with individual pixels.例文帳に追加

正確に個別の画素に付随する寄生容量比を評価することができるような技術を提供する。 - 特許庁

The parasitic capacitance is detected based on the oscillation frequencies of the first and second ring oscillators 2 and 3.例文帳に追加

第１及び第２のリングオシレータ２及び３の発振周波数から寄生容量を検出する。 - 特許庁

To obtain a high S/N by reducing parasitic capacitance and increasing an essentially required capacitance thereby enhancing sensitivity.例文帳に追加

寄生容量を低減し、本来必要な静電容量を増大させて感度を向上し高Ｓ／Ｎを得る。 - 特許庁

Thus, parasitic capacitance of a wiring path is reduced, and the high speed reading operation becomes possible.例文帳に追加

これにより、配線経路の寄生容量が減少し、高速な読み出し動作が可能になる。 - 特許庁

To improve the detecting precision of an electrostatic capacity type pressure sensor by reducing a parasitic capacitance.例文帳に追加

寄生容量を低減して静電容量式圧力センサーの検出精度の向上する。 - 特許庁

Therefore, the parasitic capacitance is reduced by the widths and dielectric constants of the insulating layers.例文帳に追加

そのことで、寄生容量は、絶縁層の幅、絶縁層の誘電率により自己容量が低減する。 - 特許庁

To reduce the parasitic capacitance between a high-frequency circuit element and a substrate, and moreover, enhance the mechanical strength.例文帳に追加

高周波回路素子と基板との間の寄生容量を低減し、しかも、機械的な強度を高める。 - 特許庁

To miniaturize a vertical MOS transistor and to reduce the parasitic resistance and the parasitic capacitance increased by the miniaturization.例文帳に追加

縦型ＭＯＳトランジスタの小型化、それに伴い増加する寄生抵抗、寄生容量の低減。 - 特許庁

Thus, the parasitic capacitance of each pixel electrode 234 is equalized by each pixel.例文帳に追加

これにより各画素電極２３４の寄生容量は、各画素毎に均等化される。 - 特許庁

To provide a manufacturing method of semiconductor device for sufficiently reducing parasitic capacitance among wiring portions.例文帳に追加

配線間の寄生容量を十分に低減し得る半導体装置の製造方法を提供することにある。 - 特許庁

To reduce influence exerted by a parasitic capacitance generating between a gate electrode and a drain electrode.例文帳に追加

ゲート電極とドレイン電極の間に生じる寄生容量による影響を減らす。 - 特許庁

To give distorted stress to a semiconductor layer in which a transistor is formed, while reducing the parasitic capacitance.例文帳に追加

寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与える。 - 特許庁

To provide a heterojunction bipolar transistor having a structure in which the parasitic capacitance can be reduced.例文帳に追加

寄生キャパシタンスを低減できる構造を備えるヘテロ接合バイポーラトランジスタを提供する。 - 特許庁

To reduce the parasitic capacitance between signal wiring line and a power-supply plane or a ground plane.例文帳に追加

信号配線と電源プレーン又はグランドプレーンとの間の寄生容量を低減する。 - 特許庁

To keep the parasitic capacitance of a MOSFET from increasing while avoiding oxidation of a metal gate electrode.例文帳に追加

メタルゲート電極の酸化を抑制しつつ、ＭＯＳＦＥＴの寄生容量の増大を抑制する。 - 特許庁

To easily manufacture a semiconductor substrate which can securely be reduced in the parasitic capacitance when elements are provided.例文帳に追加

素子が設けられた場合の寄生容量を確実に低減できる半導体基板を容易に作製できる。 - 特許庁

To provide a semiconductor device that can reduce parasitic capacitance, and to provide a method for manufacturing the semiconductor device.例文帳に追加

寄生容量を低減することが可能な半導体装置及びその製造方法を提供する。 - 特許庁

To reduce a parasitic capacitance between multilayer interconnections to improve a semiconductor device in display characteristics.例文帳に追加

多層配線間で形成される寄生容量を低減し、表示特性を向上させることを目的とする。 - 特許庁

To provide a semiconductor optical element of small parasitic capacitance along with its manufacturing method.例文帳に追加

寄生静電容量が小さい半導体光素子の作製方法及び半導体光素子を提供すること。 - 特許庁

To provide a semiconductor laser which has excellent heat dissipation performance and can reduce parasitic capacitance.例文帳に追加

良好な放熱性を有すると共に寄生キャパシタンスを低減可能な半導体レーザを提供する。 - 特許庁

METHOD AND APPARATUS FOR LOW PARASITIC CAPACITANCE BUTT-JOINT PASSIVE WAVEGUIDE CONNECTED TO ACTIVE STRUCTURE例文帳に追加

アクティブ構造体に接続する低寄生容量の突合せ接合型パッシブ導波路装置及び方法 - 特許庁

SYSTEM, CIRCUIT, AND METHOD OF MEASURING PARASITIC CAPACITANCE INSIDE OF AUTOMATIC INSPECTION FACILITY PRECISELY例文帳に追加

自動検査設備内部の寄生容量を精密に計測するシステム、回路および方法 - 特許庁