「回路試験」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

ＬＣＤ（液晶表示器）制御駆動回路の試験時間を短縮する。例文帳に追加

To shorten the time for testing driving circuits for controlling an LCD(liquid crystal display). - 特許庁

ジッタ測定装置及び方法並びに半導体集積回路試験装置例文帳に追加

EQUIPMENT AND METHOD FOR MEASURING JITTER AND TESTER FOR SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

プリント配線板の内層回路評価用試験片及びその作成方法例文帳に追加

TEST PIECE FOR EVALUATING INNER LAYER CIRCUIT OF PRINTED WIRING BOARD, AND ITS MANUFACTURING METHOD - 特許庁

ＬＳＩ検査回路、その設計方法および試験手順作成方法例文帳に追加

LSI INSPECTION CIRCUIT, METHOD FOR DESIGNING THE SAME AND METHOD FOR FORMING TEST PROCEDURE THEREOF - 特許庁

電磁波供給部１８は、被試験回路２２に電磁波を供給する。例文帳に追加

The electromagnetic wave feeding part 18 feeds an electromagnetic wave to the circuit 22 to be tested. - 特許庁

周辺回路の配線のバーイン試験を簡易に実施する.例文帳に追加

To conveniently conduct a burn-in test of wiring of a peripheral circuit. - 特許庁

集積回路検査用の相互接続の高密度試験用コネクタ例文帳に追加

CONNECTOR FOR HIGH DENSITY TEST FOR MUTUAL CONNECTION FOR INTEGRATED CIRCUIT INSPECTION - 特許庁

試験対象となる半導体集積回路に対してバーンイン試験を行う装置において、試験対象回路の信頼性をより向上できるようにしたバーンイン装置を提供し、バーンイン試験用の回路を別途外部に用意する必要をなくした半導体集積回路装置を提供する。例文帳に追加

To provide a burn-in device capable of enhancing reliability of a testing objective circuit, in a device for carrying out a burn-in test for a semiconductor integrated circuit of a testing object, and to provide a semiconductor integrated circuit device capable of dispensing with preparing separately a circuit for the burn-in test in an outside. - 特許庁

試験容易化回路、およびそれを備えた表示素子駆動装置例文帳に追加

TEST FACILITATION CIRCUIT, AND DISPLAY ELEMENT DRIVING UNIT EQUIPPED THEREWITH - 特許庁

スキュー補正方法及び半導体集積回路試験装置例文帳に追加

METHOD OF CORRECTING SKEW AND TESTER FOR SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

回路基板を試験する方法およびこの方法を実施する装置例文帳に追加

METHOD AND DEVICE FOR TESTING CIRCUIT BOARD - 特許庁

高温加熱後、被試験回路１４０１の遅延時間を測定する。例文帳に追加

After the high-temperature heating, the delay time of the tested circuit 1401 is measured. - 特許庁

誘導性結合によって基板間通信を行う電子回路を試験するのに好適で、テスト用のパッドを使わなくても電子回路を試験することができる電子回路試験装置を提供すること。例文帳に追加

To provide an electronic circuit testing device suitable for testing an electronic circuit for conducting inter-substrate communication by inductive coupling, and capable of testing the electronic circuit without using a pad for a test. - 特許庁

組込み自己試験（ＢＩＳＴ）に用いることができる高速入力／出力回路（ＨＳＩＯ）試験回路及び方法を含むインタフェース試験回路及び方法を提供する。例文帳に追加

To provide an interface test circuit and a method including a high-speed input/output circuit (HSIO) test circuit and method which can be used for assembled self-test (BIST). - 特許庁

回路要素の寿命時間が所定の試験温度で電気的に測定される試験対象の回路装置において、大規模な恒温槽を必要とすることなく簡単な構造で回路要素を試験温度にできるようにする。例文帳に追加

To heat a circuit element up to a test temperature with a simple structure without requiring a large scale thermostat, in a circuit device, which is a test object, for measuring electrically a life time of the circuit element at the prescribed test temperature. - 特許庁

テスト回路の故障検出をおこなうことにより、テスト回路の試験時間の短縮化および試験対象回路におこなう試験の信頼性の向上を図ること。例文帳に追加

To shorten the time for testing a test circuit, and to improve the reliability of the test performed for a circuit under test, by performing detection of the malfunction of the test circuit. - 特許庁

半導体集積回路の試験を、電源電圧のオーバーシュートを生じることなく行うことができる半導体集積回路の試験方法および試験装置、並びに、半導体集積回路の提供を図る。例文帳に追加

To provide a test method and a testing device of a semiconductor integrated circuit capable of testing the semiconductor integrated circuit without generating overshoot of a supply voltage, and to provide the semiconductor integrated circuit. - 特許庁

試験回路は、単一の自動試験システム内の複数のユニバーサルインタフェースチャネル回路２１０を用いて、電子回路又は装置を試験を行う。例文帳に追加

The test circuit tests the electric circuit or device by using a plurality of universal interface channel circuits 210 in a single automated test system. - 特許庁

スキャン試験回路のフリップフロップのタイミングウインドウに関係なく、スキャン試験回路を用いてグリッチノイズの発生を検出する半導体集積回路及びその試験方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit capable of detecting generation of a glitch noise, using a scanning test circuit, irrespective of a timing window of a flip-flop in the scanning test circuit, and a testing method therefor. - 特許庁

高分解能（多ビット）Ａ／Ｄ変換回路の試験を短時間且つ低コストで実現するＡ／Ｄ変換回路の試験方法、及びその試験方法の実施に適したＡ／Ｄ変換回路の提供。例文帳に追加

To provide a method of testing an A-D conversion circuit for testing a high-resolution (multi-bit) A-D conversion circuit in a short time and at low cost, and the A-D conversion circuit suitable for implementing the testing method. - 特許庁

複数個の論理回路を備える集積回路の試験に係る時間およびコストを低減することができる集積回路試験装置および試験方法を提供する。例文帳に追加

To provide a device and a method for testing integrated circuits achieving reduction in time and cost, required for testing of an integrated circuit equipped with a plurality of logic circuits. - 特許庁

高分解能（多ビット）Ａ／Ｄ変換回路の試験を短時間且つ低コストで実現するＡ／Ｄ変換回路の試験方法、及びその試験方法の実施に適したＡ／Ｄ変換回路の提供。例文帳に追加

To provide a testing method for an A/D converting circuit that conducts a test of a high-resolution (multi-bit) A/D converting circuit in a short time at a low cost, and the A/D converting circuit suitable to implementation of the testing method. - 特許庁

火災感知器の試験回路は、試験電圧を加えることにより動作試験を行うものであり、特定されたときにその試験電圧を発生するアダプタＡＤが火災感知器ＤＨ、ＤＳに設けられている。例文帳に追加

A test circuit for the fire sensor tests its operation by applying a test voltage and the fire sensors DH and DS are provided with an adapter AD which generates the test voltage when specified. - 特許庁

一部の実施形態では、装置は、導体と、試験特性を試験パターン信号に埋め込みかつ導体に試験パターン信号を送信する送信機試験回路を含む送信機と、を含む。例文帳に追加

In one embodiment, a device comprises a conductor, and a transmitter including a transmitter test circuit which embeds test characteristics in a test pattern signal and transmits the test pattern signal to the conductor. - 特許庁

特性の異なる種々の半導体集積回路の試験を可能にすると共に、ＤＡＣデータの発生機能の充実化を図るなど、アナログ特性試験の多様化に対応できる試験装置及び試験方法を提供する。例文帳に追加

To provide a testing device and a test method capable of testing various semiconductor integrated circuit having different characteristics, and coping with diversification of an analog characteristic test by fulfillment of generation function of DAC data or the like. - 特許庁

大規模集積回路の試験やデバッグを行うために、高価な試験器を用いず、可観測性と試験性と制御性が優れ、開発時間の短縮が可能なエミュレーション、シミュレーション、試験の構造と方法を提供する。例文帳に追加

To provide structures and methods for emulation, simulation and tests, capable of shortening development time with superior observability, testability and controllability without having to use an expensive tester for testing or debugging a large-scale integrated circuit. - 特許庁

統合試験装置は、ＡＣ試験機１６とＤＣ試験機１７が設けられ、中間電極板２０を挟んで、ＤＵＴ載置台２２とＡＣ試験回路部２４が上下方向に昇降可能に配置される。例文帳に追加

An integrated testing apparatus includes an AC testing machine 16 and a DC testing machine 17, and a DUT pedestal 22 and an AC test circuit section 24 are disposed with an intermediate electrode plate 20 between them so as to be vertically lifted/lowered. - 特許庁

所定の同符号連続耐力テストパターンを含む試験データで試験を行う同符号連続耐力試験装置に関し、判定基準が明確であり測定精度の高い同符号連続耐力試験を複雑な回路を用いずに行う。例文帳に追加

To conduct a tolerance against identical code succession with a clear criterion and high measurement precision without using any complicated circuit in an identical code succession tolerance testing device which conducts a test with test data including a specific identical code succession tolerance test pattern. - 特許庁

制御盤に収納された制御機器の確認試験を行う際に必要な試験回路の組替え作業を容易に行え、試験データの採集や判定作業を適切に行える制御機器試験装置を得ることである。例文帳に追加

To provide a testing device for a control device capable of easily performing rearranging work of a needed test circuit in the case of performing a confirmation test for a control device housed in a control panel and appropriately performing test data collection and decision work. - 特許庁

試験信号生成部と試験信号検出部を非試験時自己監視することが出来る多重化装置の試験用回路を提供することを目的とする。例文帳に追加

To provide a test circuit for a multiplexer by which a test signal generating section and a test signal detection section are self-monitored when no test is conducted. - 特許庁

試験装置７の試験結果は保守端末４上でｘＤＳＬ加入者回路９の試験結果として表示され、交換機Ａ側からのｘＤＳＬ加入者試験を実現できる。例文帳に追加

The test result by the subscriber test unit 7 is displayed on the maintenance terminal 4 as a test result of the xDSL subscriber circuit 9 resulting that the exchange A side realizes the test of the xDSL subscriber. - 特許庁

半導体試験装置のチャンネル回路数を増設せずに、一時期に試験可能な被試験ＩＣ数、被試験ＩＣの入出力ピン数の増加に対応すること。例文帳に追加

To cope with increase of the number of test ICs testable in one period and the number of input/output pins of the test ICs without increasing the number of channel circuits of a semiconductor testing device. - 特許庁

大規模集積回路の試験やデバッグを行うために、高価な試験器を用いず、可観測性と試験性と制御性が優れ、開発時間の短縮が可能なエミュレーション、シミュレーション、試験の構造と方法を提供する。例文帳に追加

To provide emulation, simulation and testability architecture without using an expensive tester in order to perform a test and debug of a large scale integrated circuit, which is excellent in observability and controllability and can reduce development time. - 特許庁

Ａ／Ｄ変換回路とＤ／Ａ変換回路を有するミックス・ド・シグナルタイプの半導体集積回路について、Ａ／Ｄ変換回路とＤ／Ａ変換回路の試験を、高精度、高速で、しかも省スペースで行うことのできる半導体集積回路の試験装置とその試験方法を提案する。例文帳に追加

To provide a tester for semiconductor integrated circuit and its testing method, capable of performing a test for an A/D converter circuit and D/A converter circuit with high accuracy at a high speed with space saving for a mixed signal type semiconductor integrated circuit having the A/D converter circuit and D/A converter circuit. - 特許庁

スキャンテスト回路及びスキャンテスト回路を含む半導体集積回路及びスキャンテスト回路を搭載した半導体集積回路試験用基板例文帳に追加

SCAN TEST CIRCUIT, SEMICONDUCTOR INTEGRATED CIRCUIT INCLUDING IT, AND SUBSTRATE FOR TESTING SEMICONDUCTOR INTEGRATED CIRCUIT WHERE SCAN TEST CIRCUIT IS MOUNTED - 特許庁

試験項目により必要とされるピン数が大きく異なる半導体集積回路をウェハ状態で試験するに際し、半導体集積回路の端子パッドを痛めることなく、１回の接触で同時に複数の試験を行い、試験効率をあげることができる半導体集積回路試験装置及び試験方法の提供。例文帳に追加

To make it possible to increase the testing efficiency by simultaneously making a plurality of testings in one time contact doing no damage to terminal pads in a semiconductor integrated circuit in order to test the wafer status in the circuit wherein the pin numbers required by the testing items are notably differentiated. - 特許庁

試験対象となる半導体集積回路の、試験で必要とされる端子が少なかった場合に、半導体集積回路と一対一に対応づけられた複数の試験装置を用いて、複数の半導体集積回路を同時に試験する。例文帳に追加

If a semiconductor integrated circuit 3 under test has a less required number of terminals for tests, a plurality of testers corresponding to the semiconductor integrated circuit 3 under test one to one are used for testing a plurality of semiconductor integrated circuits 3 at once. - 特許庁

ロジック回路２とＤＲＡＭ３が搭載される同一チップ上に、これらの試験時の動作モードを制御するためのコントロール回路４を設け、バーンイン試験時には、ロジック回路２についてはスキャン試験モードに設定させ、ＤＲＡＭ３についてはバーンイン試験モードに設定させる。例文帳に追加

A control circuit 4 for controlling an operation mode in the test for the logic circuit 2 and the DRAM 3 is provided on the same chip mounted with the logic circuit 2 and the DRAM 3, a scanning test mode is set in the burn-in test in the logic circuit 2, a burn-in test mode is set therein in the DRAM 3. - 特許庁

試験回路により行ドライバに追加されるスペースはごくわずかであり且つ試験回路が行ドライバの機能を大幅に複雑にすることもないため、試験回路で誘起される故障の確率を低く抑えた上、低コストで高度な試験に適用することができる。例文帳に追加

A space which is added to the row driver by the test circuit is very slight, and since the test circuit will not make the function of the row driver complicated, probability of failures induced in the test circuit is suppressed to be low, and the technique can be applied to high-sensitivity tests at a low cost. - 特許庁

集積回路は試験アクセスポート（ＴＡＰ）及びＤＦＴスキャン回路を含む。例文帳に追加

The integrated circuit includes a test access port(TAP) and a DFT scan circuit. - 特許庁

半導体集積回路、プローブカード及び半導体集積回路の試験方法例文帳に追加

SEMICONDUCTOR INTEGRATED CIRCUIT, METHOD OF TESTING PROBE CARD AND SEMICONDUCTOR INTEGRATED CIRCUIT - 特許庁

半導体集積回路ウェハ、その試験方法および半導体集積回路部品の製造方法例文帳に追加

SEMICONDUCTOR INTEGRATED CIRCUIT WAFER, METHOD OF TESTING IT AND METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT COMPONENTS - 特許庁

半導体集積回路の試験装置およびそれを用いた半導体集積回路の製造方法例文帳に追加

DEVICE FOR TESTING SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT USING SAME - 特許庁

内部クロック信号発生回路、位相比較器、および内部クロック信号発生回路の試験方法例文帳に追加

INTERNAL CLOCK SIGNAL GENERATION CIRCUIT, PHASE COMPARATOR, AND METHOD FOR TESTING INTERNAL CLOCK SIGNAL GENERATION CIRCUIT - 特許庁

遅延回路、試験装置、プログラム、半導体チップ、イニシャライズ方法、および、イニシャライズ回路例文帳に追加

DELAY CIRCUIT, TESTING DEVICE, PROGRAM, SEMICONDUCTOR CHIP, INITIALIZATION METHOD, AND INITIALIZATION CIRCUIT - 特許庁