「回路試験」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

試験時間の短縮を図ることのできる半導体集積回路試験装置及びその方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit testing device and a method therefor which can achieve a reduction in testing time. - 特許庁

よって半導体集積回路装置内部を、領域ごとに異なる電圧降下分布として試験ブロックＡの試験を行う事が可能となる。例文帳に追加

Accordingly, it becomes possible to test the test block A regionally under a different distribution in voltage drop of the regions inside the semiconductor integrated circuit device. - 特許庁

試験用電話機２０にレピータ装置の機能（６Ｗ／２Ｗ変換回路３２）が内蔵されているので、効率的な試験が可能となる。例文帳に追加

Since the function (6W/2W conversion circuit 32) of the repeater system is incorporated in the test telephone set 20, an efficient test is made possible. - 特許庁

試験用バーストアドレス発生回路７から出力された試験用バーストアドレスは、カラムデコーダ１０へ供給される。例文帳に追加

A burst address for test outputted from the burst address generating circuit 7 for test is supplied to a column decoder 10. - 特許庁

その後、バーンイン試験用の回路基材とこの半導体ウェハＷＦの対向領域を接近させ、バーンイン試験がなされる。例文帳に追加

Thereafter, the burn-in tests are conducted, by bringing the facing areas of a circuit substrate for burn-in test and the wafer WF closer to each other. - 特許庁

半導体集積回路装置の機能試験の際、機能試験終了と同時に生じる電源電圧をオーバーシュートを抑制する。例文帳に追加

To suppress a supply voltage overshoot occurring at the same time as the termination of a function test for a semiconductor integrated circuit device. - 特許庁

更に別の試験方法として、互いに隣接していない回路ブロックへの試験パッド２に同時に電圧を印加して、電流値を検出する。例文帳に追加

Furthermore, as another test method, voltages are simultaneously applied to the test pads 2 to the circuit blocks which are not adjacent to each other to detect the current value. - 特許庁

正常な半導体集積回路が不良と判定されることを防止しながら、試験時間の増大を抑制することが可能な試験方法を提供する。例文帳に追加

To provide a method for testing inhibiting test time from increasing while preventing a normal semiconductor integrated circuit from being determined to be defective. - 特許庁

チップ上に試験用のパッドを設けずに、セキュリティ回路の機能を含む各種の自己試験ができるマイクロコンピュータを提供する。例文帳に追加

To provide a microcomputer capable of carrying out various self-tests including a function of a security circuit without providing a pad for testing on a chip. - 特許庁

例えば、まずイネーブル信号ＥＡによって自己試験回路１０Ａが起動され、クロック信号ＣＫＡに基づいて試験が行われる。例文帳に追加

For example, first, the self-test circuit 10A is started by an enable-signal EA, and a test is performed based on a clock signal CKA. - 特許庁

このため、ＰＯＴＳ側交換設備の加入者試験装置７のみでｘＤＳＬ加入者回路９の加入者線試験ができる。例文帳に追加

Thus, only the subscriber test unit 7 at the POTS side exchange facility can conduct the subscriber line test of the xDSL subscriber circuit 9. - 特許庁

試験の効率を極力向上させることができる半導体集積回路試験装置及び方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit test device and method, capable of improving the efficiency of a test. - 特許庁

通常時の基準クロックより周波数の低い１本の試験用クロックによるディレイ・ライン回路の動作試験を可能とする。例文帳に追加

To provide a performance test for a delay line circuit, using one testing clock for having a frequency lower than the one of a usual reference clock. - 特許庁

この際、試験信号の送信前後に、試験対象アンテナの受信回路２１３、２１５においてＲＳＳＩを測定する。例文帳に追加

At the time, before and after the transmission of test signals, RSSI is measured in the reception circuits 213 and 215 of a test object antenna. - 特許庁

制御装置７には「通常」／［テスト］の切替回路１３、試験用の模擬信号発生器などの試験装置７１が内蔵される。例文帳に追加

In the controller 7, a "normal"/"test" switching circuit 13 and a test apparatus 71 such as a simulation signal generator for a test are incorporated. - 特許庁

半導体集積回路、半導体装置の製造方法、及び半導体装置の試験方法において、電気的な試験の信頼性を高めること。例文帳に追加

To improve the reliability of electrical test in a semiconductor integrated circuit, a manufacturing method of a semiconductor device, and a test method of the semiconductor device. - 特許庁

過剰なストレスを付加することなく、短時間で半導体集積回路を試験することが可能な試験装置を提供する。例文帳に追加

To provide a test device for testing a semiconductor integrated circuit in a short time without applying excessive stress. - 特許庁

本発明は、メモリデバイス内に内蔵され、外部から試験活性化信号に応答して活性化する自己試験回路BISTである。例文帳に追加

This device is a self-test circuit BIST incorporated in a memory device, responding to an external test activating signal, and activated. - 特許庁

集積回路の試験中に試験装置タイミング精度を較正する方法および装置を提供する。例文帳に追加

To provide a method and an apparatus in which the timing accuracy of a testing device is calibrated during the test of an integrated circuit. - 特許庁

被検体の破壊後に継続電流による被検体の損傷拡大や試験回路の損傷を抑制可能な半導体試験装置を提供する。例文帳に追加

To provide a semiconductor-testing device for suppressing expansion of damage to specimens by continuation currents after the specimens are destroyed and damage to testing circuits. - 特許庁

これは発振器の起動試験装置のＯＮ−ＯＦＦ回路が遅いため、規定された試験回数を行うのに時間がかかる問題があった。例文帳に追加

A test circuit conducting the starting test of the oscillation circuit where a quartz oscillator is oscillated is provided with an oscillator to be tested, and a control unit. - 特許庁

信頼性の高い試験回路を実現し、試験時間を短縮することができる半導体装置を提供すること。例文帳に追加

To provide a semiconductor device capable of reducing test time by realizing a highly reliable test circuit. - 特許庁

動作速度が向上した最尤復号回路の動作試験を、試験装置の動作速度を変更することなく容易に可能とする。例文帳に追加

To enable an easy operation test of a maximum likelihood decoding circuit improved in operational speed without changing the operational speed of a testing arrangement. - 特許庁

試験方法及び試験回路に関し、信号線間のショートによる不良又は遅延故障に対する故障検出率を向上させる。例文帳に追加

To provide a test method and a test circuit, which can improve a failure detection rate for a delayed failure or a defect caused by a short circuit across signal lines. - 特許庁

複数の機能の正常性試験を、単一の試験装置内で素子を共有化し、小規模な回路構成で実現可能な手段を提供する。例文帳に追加

To provide a single test equipment that can realize normality test of a plurality of functions with a small circuit scale where components are shared in common. - 特許庁

バーンイン試験又はテスタによる試験の高精度化と容易化とを図ることができるようにした半導体集積回路装置を提供する。例文帳に追加

To provide a semiconductor integrated circuit device making burn-in test or test by means of a tester more accurate and easier. - 特許庁

液晶表示装置試験回路およびこれを組み込んだ液晶表示装置、並びに液晶表示装置の試験方法例文帳に追加

LIQUID CRYSTAL DISPLAY TESTING CIRCUIT, LIQUID CRYSTAL DISPLAY BUILT IN WITH THE SAME, AND LIQUID CRYSTAL DISPLAY TESTING METHOD - 特許庁

コンタクト不良の発生場所を特定することができる試験回路、半導体ウエハ装置、及び試験方法を提供すること。例文帳に追加

To provide a test circuit capable of specifying a place generating a contact failure, and to provide a semiconductor wafer device and a test method. - 特許庁

ダイナミックバーンイン試験に代えてイコライズ回路を使用したＤＣ的なバーンイン試験を可能としてテストコストを抑制する。例文帳に追加

To suppress test costs by enabling a DC burn-in test using an equalizer circuit in place of a dynamic burn-in test. - 特許庁

ロジックチップのパターン発生回路は、第１試験モード時に動作し、メモリチップ用の内部試験パターンを発生する。例文帳に追加

A pattern generating circuit of the logic chip is operated in a first test mode, to generate an internal test pattern for the memory chip. - 特許庁

半導体集積回路のプローブ検査とバーンイン試験の工数を削減し、プローブ検査とバーンイン試験の結果を管理しやすくする。例文帳に追加

To reduce the man-hours for a probe inspection and a burn-in test of a semiconductor integrated circuit to facilitate probe inspection and the burn-in test result management. - 特許庁

自動式試験装置（ＡＴＥ）で高性能集積回路デバイスの試験中にパルス幅タイミング誤差を補正する方法および装置を提供する。例文帳に追加

To provide a method and device for correcting a pulse width timing error while a high-performance integrated circuit device is being tested by an automatic testing device(ATE). - 特許庁

ＨＢＭ試験規格によるＥＳＤ試験を満足し、ＥＳＤ耐圧が向上した半導体集積回路装置を提供する。例文帳に追加

To provide a semiconductor integrated circuit device having enhanced ESD resistance and satisfying an ESD test according to an HBM test standard. - 特許庁

試験モード時に、パターン生成回路が生成する試験パターンが、リアルセルアレイに書き込まれる。例文帳に追加

A test pattern generated by a pattern generating circuit is written in a real cell array at the time of a test mode. - 特許庁

被試験装置が小さな回路細部であっても、試験機器からのプローブを容易に位置決めできるようにする。例文帳に追加

To easily position a probe from a tester even for a fine circuit of a device under test. - 特許庁

試験時の不良検出率を落としたり、試験時間を長くすることなくピン数を削減できる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit capable of reducing the number of pins without lowering the rate of failure detection at the time of test or lengthening the test time. - 特許庁

試験時であれば、ＡＮＤ回路３７６から出力された賞球カウント信号は、コネクタを介して試験端子基板に向けて出力される。例文帳に追加

In the case of a test, the prize ball count signal outputted from the AND circuit 376 is outputted toward a test terminal board via a connector. - 特許庁

特に集積回路（ＩＣ）の全体コストにおける試験コスト比の増大を抑制する改良された試験装置（ＡＴＥ）を提供する。例文帳に追加

To provide an improved testing device (ATE) capable of restraining, in particular, the test cost ratio in total cost of an integrated circuit(IC) from increasing. - 特許庁

被検査基板間の接続の動作の試験に要する工数、コストの低減を実現することが可能な回路試験装置を提供する。例文帳に追加

To provide a circuit test apparatus which can reduce man-hours and costs required for a test on the operation of the connection between boards under test. - 特許庁

試験時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供する。例文帳に追加

To shorten a testing time and enhance throughput. - 特許庁

本発明は、遅延故障検出率を低下させずに遅延故障試験する遅延故障試験回路及び方法を提供する。例文帳に追加

To provide a delayed fault testing circuit and a method for the same for testing the delayed fault without decreasing detection rate of the delayed fault. - 特許庁

試験システムにおいて生じている問題の少なくとも一部を解決する能動経路指定回路及び試験システムを提供することを目的とする。例文帳に追加

To provide an active routing circuit which solves at least a part of a problem caused in a test system, and the test system. - 特許庁

同時スイッチングノイズ試験が可能な組み込みテスト回路を有する半導体集積装置およびノイズ試験方法を提供する。例文帳に追加

To provide a semiconductor integrated device having a built-in testing circuit, capable of simultaneous switching noise testing, and to provide a noise testing method that uses it. - 特許庁

特定のピンの測定結果を容易に参照することができる半導体集積回路試験装置及び試験方法を提供する。例文帳に追加

To provide a device and method for testing semiconductor integrated circuit by which the measured result of a specific pin can be easily made to be referred to. - 特許庁

ＯＦＦリークの多い半導体集積回路の出荷試験において、半導体試験装置に簡易な回路を付加するのみで、Ｉｄｄｑ試験に要する時間を従来より大幅に短縮でき、高価な半導体試験装置の使用時間を低減できて、試験を経済的に実施することができ、コストを低減することができる半導体試験装置を提供する。例文帳に追加

To remarkably shorten a time required for an Iddq test compared with the conventional art, only by adding a simple circuit to a semiconductor testing device, to reduce a using time of the expensive semiconductor testing device to conduct a delivery test economically, and to reduce a cost, in the delivery test of a semiconductor integrated circuit wherein OFF leaks are frequently observed. - 特許庁