「回路試験」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

複数の入出力パッドのうち、一部の代表入出力パッドにのみ試験用の針を当て、代表入出力パッドから入力されたデータを、圧縮データ展開回路６３１により、すべての入出力バッド分のデータに展開する。例文帳に追加

A test probe is contacted with only a portion of representative input/output pads among a plurality of input/output pads, data inputted from the representative input output pad are expanded to data equivalent to all input output pads by a compressed data expanding circuit 631. - 特許庁

そして、前記昇圧回路４０用の外部電源端子５１とは別に、前記放電抵抗４１用に外部端子５２を設け、試験後のパッケージング時に、ＴＣＰ上の配線によって両端子５１，５２を接続したり、ワイヤボンディングによって接続することで、通常動作を実現することができる。例文帳に追加

Then, an external terminal 52 is arranged for the discharging resistance 41 independently of an external power supply terminal 51 for the boosting circuit 40, and the both terminals 51 and 52 are connected by wiring on a TCP, or connected by wire-bonding in packaging posterior to the test so that a normal operation can be realized. - 特許庁

複数の周波数のクロックを用い、パフォーマンスボードおよびプローブカードを介して被測定デバイスの撮像試験を行うイメージセンサテスタにおいて、前記複数の周波数のクロック発生回路を前記パフォーマンスボード又はプローブカード上に配置した。例文帳に追加

In an image sensor tester using clocks having a plurality of frequencies for performing an imaging test of a device to be measured via the performance board and a probe card, the generation circuit of clocks having the plurality of frequencies is arranged on the performance board or the probe card. - 特許庁

直流電源の正，負端子間に小電流用と，大電流用のスイッチングアームを並列に設け，該アームを構成するスイッチング素子の直列接続点にリアクトルを介して被試験体の一端を接続し，他端を電圧蓄積回路の一端に接続する。例文帳に追加

Switching arms for a small current and a large current are provided in parallel between the positive and negative terminals of a DC power source, and one end of the test specimen is connected via reactor to the series junction between switching elements constituting the arm, and the other end is connected to one end of a voltage accumulating circuit. - 特許庁

スイッチング電源装置において、製品安全試験や不測のトラブル等によりトランスの２次側出力ピンがオープンにされ、電圧信号発信用の発光素子が点灯不能になって、出力電圧が無制限に上昇し、回路素子が破壊される等の支障が生じることを防ぐ。例文帳に追加

To prevent the occurrence of a fault such as the breakage of a circuit element caused by the unlimited rise of an output voltage by the effect that a secondary-side output pin is opened due to a product safety test, an unexpected trouble or the like, and a light emitting element for transmitting a voltage signal cannot be lit. - 特許庁

これにより、出力信号用端子３ｃに接触されたプローブ針を介して半導体試験装置に出力信号Ｓ１が供給されるので、出力バッファ回路８ａに対応する出力信号用端子３ａにプローブ針を接触させなくても良い。例文帳に追加

Therefore it is not necessary to bring a probe needle into contact with the terminal 3a for output signal corresponding to the output buffer circuit 8a because the output signal S1 is supplied to the semiconductor test device through the probe needle contacted with the terminal 3c for output signal. - 特許庁

この発明は、ライン−フレームグランド間ＦＧの耐圧試験を満たし、コモンモードのサージ電流がグランドに流れ込むのを防止し、スイッチング電源の出力電圧の変動を防止することができるスイッチング電源用のノイズフィルタ回路を提供することを目的とする。例文帳に追加

To provide a noise filter circuit for a switching power supply that satisfies a withstand voltage test between a line and frame ground FG, and that prevents fluctuations in an output voltage of the switching power supply by inhibiting a surge current in a common mode from flowing into the ground. - 特許庁

ＩＣソケットによってＩＣ１の外部ボール２に外部回路を接続し、試験を行なう際、ＩＣソケットに球形の導電材で作られた複数の接触端子３を設け、この接触端子３が外部ボール２に接圧されるよう構成する。例文帳に追加

When an external circuit is connected to the outside balls 2 of IC 1 by IC socket and testing is performed, a plurality of contact terminals 3 made of spherical conductive material are provided at the IC socket and these contact terminals 3 are disposed to press the outside ball. - 特許庁

ＰＣで構成されたテストパターン入出力制御装置４上のアプリケーションソフトから試験対象となる論理集積回路３に全てのテストパターンを順次入力し、その出力をテストパターン入出力制御装置４に読み出しアウトプットパターン６を作成する。例文帳に追加

All test patterns are sequentially inputted in the logic integrated circuit 3 which is the test target from application software of a test pattern input/output controller 4 composed of a PC, its output is read by the test pattern input/output controller 4, and an output pattern 6 is created. - 特許庁

このとき、検査用コントローラ１２が、デジタル回路ブロックＤ１のファンクショナル試験で使用されない入力Ｉ／Ｆ部ＩＦ１，ＩＦ３，ＩＦ５〜ＩＦｚを対象として内蔵のコンパレータのしきい値電圧の検査を並行して行う。例文帳に追加

In this case, an inspection controller 12 performs in parallel inspection of a threshold voltage of a built-in comparator relative to input I/F parts IF1, IF3, IF5-IFz unused in the functional test of the digital circuit block D1 as objects. - 特許庁

半導体試験装置のパターン発生器において、アドレス信号によりデータ信号を多しきい値に変換する状態割り当て情報を格納するデータ変換メモリと、データ信号により前記データ変換メモリの出力を選択してデータパターンを出力するデータ選択回路とを具備する。例文帳に追加

The pattern generator for a semiconductor tester is equipped with a data conversion memory which stores state allotment information for converting a data signal into a multi-threshold value by an address signal, and a data selector circuit which selects an output of the data conversion memory by a data signal and outputs a data pattern. - 特許庁

ストレス試験時に、ワード線、プレート線及びビット線にかかる信号を制御することにより、メモリセルの他の素子を駆動しても、強誘電体キャパシタにはストレスがかからないようにする回路構成を有する半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device having circuit constitution in which stress is not applied to ferroelectric capacitors even if the other element of a memory cell is driven by controlling a signal applied to a word line, plate line, and a bit line at the time of test of stress. - 特許庁

Ｘ・Ｙの各表示電極を駆動する駆動制御部の回路基板を共通化することにより、事前の試験・解析の簡略化、組立て容易化、生産性向上及び製品の信頼性向上を図ることができるフラットパネル型ディスプレイの駆動装置を提供する。例文帳に追加

To provide a drive device for a flat panel type display that advance test/analysis are simplified, assembly is facilitated, productivity and product reliability are improved by using in common circuit substrates of drive control parts driving respective display electrodes of X, Y. - 特許庁

このマーキング針２２は、探針２１の接触時その試験結果に応じてさらに回路基材１２（プローブカード１２４）とウェハＷＦ（チップ領域ＣＨＩＰ）を接近させた時にのみチップ領域ＣＨＩＰの特定領域ＳＡに識別可能な傷跡を付ける。例文帳に追加

The making needle 22 puts a distinguishable mark on the specific region SA of the chip region CHIP according to the test results when the probe touches the semiconductor wafer WF and only when the circuit board 12 (probe card 124) is brought near to the wafer WF (chip region CHIP). - 特許庁

マルチプレクサＭＵＸ１の出力側のノードＮ１３の信号が試験回路５のテスト信号発生部６に入力され、その信号がテスト信号発生部６を介してマルチプレクサＭＵＸ１の入力側の一方に入力される帰還ループが形成されている。例文帳に追加

The test device 1 has a feedback loop where a signal of a node N13 on the output side of the multiplexer MUX1 is inputted into a test signal generating section 6 of the test circuit 5, and is inputted to one of the input sides of the multiplexer MUX1 via a test signal generating section 6. - 特許庁

局部発振器１３に接続されたＰＬＬ回路２０に入力される基準信号を生成するために用いられる発振器２１の出力信号を分周器２４で分周することにより、ＡＭ放送の受信帯域に含まれる試験信号が生成される。例文帳に追加

An output signal of an oscillator 21 used for generating a reference signal inputted into a PLL circuit 20 connected to a local oscillator 13 is divided by a frequency divider 24, thereby generating a test signal included in the receiving band of an AM broadcast. - 特許庁

ハウジング１６２の孔１６６内には複数のスプリングプローブ１６８が位置決めされ、集積回路パッケージ１７２の試験部位１７０とロードボード１６４との間でスプリングプローブ１６８が電気接触するようにばね力を提供する。例文帳に追加

A plurality of spring probes 168 are positioned in the holes 166 of the housing 162, so as to provide a spring force for the electrical contact of the spring probes 168 between test points 170 of the integrated circuit package 172 and load board 164. - 特許庁

これによってこれら論理比較器に与えられる比較タイミング信号は対応する可変遅延回路に設定された遅延時間だけそれぞれ遅延されるから、関連する被試験メモリから読み出される読み出しデータのタイミングと合致させることができる。例文帳に追加

Thus, since the comparison timing signals imparted to these logic comparators LC are delayed respectively by the delay times set in the answering variable delay circuits DY1-DY3, they are made to coincide with the timing of the read-out data read out from related memories to be tested. - 特許庁

そして、実際にはＬＳＩ内部のクロックリカバリ回路１はたとえば１２５ＭＨｚの高速クロックで動作しているが、ＬＳＩ外部からは２５ＭＨｚの低速データとして認識されるような試験出力を外部に出力させる。例文帳に追加

The testing device outputs such a test output that is recognized as low-speed data of 25 MHz from the outside of the LSI, though the clock recovery circuit 1 in the LSI operates practically by a high-speed clock of 125 MHz, for example. - 特許庁

論理回路を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給手段を設け、ショート不良を検出するための試験モード時に、NMOSFETの閾値電圧を低くし、PMOSFETの閾値電圧を高くする基板バイアス電圧を供給する。例文帳に追加

The semiconductor integrated circuit is provided with a substrate bias voltage supply means for supplying a substrate bias voltage to an MOSFET configuring the logic circuit, thereby supplying a substrate bias voltage for decreasing a threshold voltage of an NMOSFET and increasing a threshold voltage of a PMOSFET in a test mode for detecting short circuit failure. - 特許庁

直列に接続された複数のコンタクト抵抗Rを含むコンタクトチェーン５０と、隣り合うコンタクト抵抗Rの接続点Pに、ソース領域１７ａが電気的に接続されたトランジスタTRと、ドレイン領域１７ｂに一端が電気的に接続されたヒューズ２２とを有する試験回路による。例文帳に追加

The test circuit includes: a contact chain 50 which contains a plurality of serially-connected contact resistances R; transistors TR in which a source region 17a is electrically connected to a connection point P of the adjacent contact resistances R; and a fuse 22 whose one end is electrically connected to a drain region 17b. - 特許庁

モード信号ＭＯＤで試験モード（レベル“Ｈ”）を指定し、アナログスイッチ（ＳＷ）１８，１９をオフ、ＳＷ２０をオンにして、メモリセルアレイ１４等の半導体回路を切り離し、入力ノード１１と出力ノード１７の間を接続する。例文帳に追加

A test mode (level 'H') is specified by a mode signal MOD, analog switches (SW) 18, 19 are turned off, a SW20 is turned on, semiconductor circuits of memory cell array 14 and the like are separated, and an input node 11 and an output node 17 are connected. - 特許庁

接続試験においては、レジスタ２４１−１および２において保持されているデータを、インターフェース回路２１０内のレジスタ２１１−１および２に転送し、さらに第２チップ２００−２側のレジスタ３１２−１および２に対して転送して保持させる。例文帳に追加

In a connection test, data held in registers 241-1 and 241-2 are transferred to registers 211-1 and 211-2 in an interface circuit 210, further transferred to registers 312-1 and 312-2 at a side of the second chip 200-2 and held therein. - 特許庁

その後、ＧＳＭ周波数変更要求が入力したフレームの次のフレームにおける各スロットに同期して、算出された該当スロットの設定周波数データ及び設定減衰量データを試験信号発生部の搬送波発生回路及び減衰器へ設定する。例文帳に追加

Afterwards, synchronously with the slots in a frame next to the frame to which the GSM frequency change request is inputted, the calculated set frequency data and set attenuation quantity data of the relevant slot are set to a carrier generating circuit and an attenuator in a test signal generating part. - 特許庁

ＭＩＳＲを用いてＬＳＩの故障検出試験を実動作周波数で行う際に、１クロック以内で論理が決まらないような低速のロジック部の結果もＭＩＳＲに簡単に取込み、低速ロジック部の故障検出が可能な集積回路の故障診断装置を提供する。例文帳に追加

To provide a diagnostic device of an integrated circuit which simply imports to a MISR, results of such a low-speed logic part that a logic is not determined within 1 clock, when a failure detection test of an LSI is carried out at actual operating frequencies by using the MISR, and can detect a failure in the low-speed logic part. - 特許庁

動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。例文帳に追加

To provide a semiconductor device which enables a test before the shipping of a memory chip by removing a pump circuit which supplies a voltage for operation from memory chips, and individually separating them as a pump chip to be mixedly packaged into an MCP (Multi Chip Package) chip. - 特許庁

デバイスプログラムのホールド命令に関する記述上の制限をなくす構成とすることで、デバイスプログラムを作成するユーザの負担を軽減し、短時間でデバイスプログラムを記述することができるアドレスパターン発生装置及び半導体集積回路試験装置を提供する。例文帳に追加

To provide an address pattern generating device that can describe a device program in a short time, by reducing the burden imposed upon the user, who prepares the device program by constituting the device to eliminate the limitation on the description, regarding the holding commands of the device program. - 特許庁

半導体装置の製造方法において、半導体基板上に設けられる回路を複数の回路ブロックに分割し、上記分割された各回路ブロックの各々において、独立して電源供給を可能とする配線を形成する工程と、上記配線を介して電源供給を行って回路ブロック毎での直流電流試験を行う工程と、上記複数の回路ブロックの各々に対応して設けられる配線を相互に接続する配線形成工程と含むようにする。例文帳に追加

The method for manufacturing the semiconductor device comprises the steps of dividing the circuit, formed on the semiconductor wafer into a plurality of circuit blocks, forming wirings capable of independently supplying power to each of circuit blocks divided, performing DC current test for each circuit blocks, by independently supplying power through the wiring, and forming the wiring for mutually connecting wirings which are arranged corresponding to each of a plurality of the circuit blocks. - 特許庁

インパルス電圧発生器の残留インダクタンスを含めて高電圧インパルス試験装置を表すとともに、コンデンサの他にインダクタンスおよび抵抗を含めて供試物を表した等価回路に従って、４階微分方程式で表される回路方程式を解くことでインパルス高電圧波形を解析する。例文帳に追加

By solving a circuit equation represented by a fourth order differential equation according to an equivalent circuit representing a high voltage impulse test device including the residual inductance of an impulse voltage generator and representing a test specimen including inductance and resistors in addition to capacitors, the impulse high voltage waveform is analyzed. - 特許庁

少なくとも１つ以上の試験パターンにおいて論理レベルが“Ｈ”または“Ｌ”に固定される信号が入力される機能マクロ１の入力端子ＩＮm+1 〜ＩＮn に対して、集積回路の内部で発生させた論理固定信号をセレクタＳm+1 〜Ｓn を介して選択的に供給するようにすることにより、そのような論理固定信号を入力するための外部入力端子を集積回路に設けなくても済むようにする。例文帳に追加

fixed logic signals generated in an integrated circuit are selectively fed to the input terminals INm+1 to INn through selectors Sm+1 to Sn so that the integrated circuit need not be provided with external input terminals for inputting such logic signals. - 特許庁

ウェハ３００上に、ＬＥＤアレイを駆動するための複数のドライバＩＣ１００と共に形成したＴＥＧチップ３１０内に、各ドライバＩＣ１００を試験するための回路に加えて、ＬＥＤヘッド実装時に各ドライバＩＣ１００に基準電圧ＶＲＥＦを供給するための基準電圧発生回路１１０を作り込んでおく。例文帳に追加

A reference voltage generating circuit 110 for supplying each driver IC 100 with a reference voltage VREF at LED head mounting is prepared previously in the TEG chip 310 formed on a wafer 300 together with a plurality of the driver ICs 100 for driving an LED array in addition to a circuit for testing each driver IC 100. - 特許庁

上記パターン生成部で生成されたパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することでパターン信号を上記入力回路に伝達する自己診断制御回路（１１５）を設けることによって、端子数が少なく且つ低速な試験装置の使用を可能にする。例文帳に追加

Use of a low-speed test device having a small number of terminals is made possible, by controlling the first and second transistors according to a pattern signal generated by the pattern generating section, and by providing a self-diagnosis control circuit (115) for transmitting the pattern signal to the input circuit. - 特許庁

上位装置または試験装置に選択的に接続されるコネクタ（Ａ）５と被検査加入者回路が接続されるコネクタ（Ｂ）６とを有する延長カード１上に、ＰＣＭハイウェイ上のデータをモニタあるいは入れ替えする論理回路２と、この入れ替えするデータを設定するスイッチ３と、モニタされた信号を表示する発行ダイオード４とを設ける。例文帳に追加

On an extension card 1 having a connector (A) 5 selectively connected to a host device or a test device and a connector (B) 6 to which a subscriber circuit to be inspected is connected, a logic circuit 2 that monitors or replaces data on a PCM highway, a switch 3 to set the data for replacement, and a light emitting diode 4 that displays a monitored signal are provided. - 特許庁

自己試験回路装置は、テストメモリ１２と、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリ１３と、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路１５とを具備する。例文帳に追加

The self test circuit device is provided with a test memory 12, a test result storage memory 13 of which the capacity is larger than the capacity of the test memory or is equal to the capacity, and a control circuit 15 constituted so that the test result is stored in the test result storage memory by performing a test of the test memory in the actual use frequency. - 特許庁

また、前記試験用電力変換器は、商用交流電源を直流に変換する順変換回路部と、該順変換回路部の後段に設けられた系統インピーダンスを模擬する系統インピーダンス模擬部と、該系統インピーダンス模擬部の後段に設けられた複数の上下スイッチングアームと、を備える。例文帳に追加

The testing power converter includes a power rectifying circuit section converting a commercial AC power into a DC; a system impedance simulation section simulating a system impedance arranged on a latter stage of the power rectification circuit section; and a plurality of upper and lower switching arms arranged on a latter stage of the system impedance-simulating section. - 特許庁

ＬＳＩを開発し、そのＬＳＩを評価する装置基盤に実装してＬＳＩの機能を評価する機能評価試験時にＬＳＩの動作不具合が発生した場合、その不具合の原因の解析は内部回路が実際にどのように動作しているのかを把握できない為にその原因の解析は非常に困難であるので、これを解決するデバッグ回路を提供する。例文帳に追加

To shorten man-hour for LSI evaluation time and shorten development time taken for LSI development by confirming internal timing outputted from an internal circuit from the outside in an LSI mounted on a device to be a target and quickly detecting debug leakage in logic simulation in verifying an LSI(large scale integrated circuit) design when a device is evaluated. - 特許庁

電源オフ時に、チップ内の昇圧回路４０に電荷が残存していると、残像が表示されてしまうので、その残存電荷を放電する放電抵抗４１を設け、かつ制御や回路の簡略化のために前記放電抵抗４１が非制御となっている液晶駆動装置３１において、正確な試験を行う。例文帳に追加

To execute an accurate test by providing a liquid crystal driving device 31 equipped with a discharging resistance 41 for discharging the residual charge of a boosting circuit 40 in a chip, since an after-image is displayed when a power is turned off, wherein the discharging resistance 41 is non-controlled for control or the simplification of the circuit. - 特許庁

試験仕様書２のメモリ回路構成及び冗長回路構成に関する情報に基づいて、擬似メモリ不良パターンを発生させるための情報を自動抽出して擬似メモリ不良パターン情報ファイル１０を作成すると共に、救済コード期待値を自動抽出して救済コード期待値ファイル１１を作成する（ＳＴＰ６）。例文帳に追加

Information for generating a pseudo memory defective pattern is automatically extracted based on information about memory circuit constitution of a test specification 2 and redundancy circuit constitution, a pseudo memory pattern information file 10 is prepared, while a relieving code expected value is automatically extracted, and a relieving code expected value file 11 is prepared (STP6). - 特許庁

テスト時には、アナログ回路１２〜１４へ試験信号を加え、集積回路１１の端子１９から出力される交流信号をＡＤＣ２４においてディジタルデータに変換し、ＤＳＰ２６において、上記ディジタルデータに対し高速フーリエ変換演算を行って交流信号に含まれる周波数成分を検出する。例文帳に追加

A test signal is imparted to each of the analog circuits 12-14 when testing, the alternating current signal output from the terminal 19 of the integrated circuit 11 is converted into a digital signal in an ADC 24, and the digital data is fast-Fourier-transformation-processed to detect a frequency component included in the alternating current signal, in a DSP 26. - 特許庁

本装置は、テスタの回路動作をシミュレーションするテスタモデルと、被試験対象の回路動作をシミュレーションし、内部動作の遅延量が異なるＤＵＴモデルと、これらのＤＵＴモデルを選択し、テスタモデルと接続する選択手段と、テストプログラムに基づいて、ＤＵＴモデルを判断し、選択手段に選択させる判断手段とを備えたことを特徴とする装置である。例文帳に追加

This device comprises a tester model which simulates the circuit operation of the tester, DUT models with different delay quantities of internal operation which simulate the circuit operation of the test object, a selection means which selects one of the DUT models and connects it to the tester model, and a determination means which determines the DUT model based on the test program, and makes the selection means select it. - 特許庁

ＴＡＰはそのＴＡＰブロック内に、線形フィードバックシフトレジスタ、複数入力のシグニチャレジスタ、ステップカウンタ、シフトカウンタ、ステップ／シフトコントローラ及びＭＩＳＲマスクレジスタ等を含み、ＴＡＰ回路を用いてＢＩＳＴ試験パターンを自動的に作成すると同時にこれらをデジタル回路全体にわたる複数の並列スキャンパスへとロードすることが出来る。例文帳に追加

The TAP includes in its TAP block a linear feedback shift, register, a signature register with a plurality of inputs, a step counter, a shift counter, a step/shift controller, an MISR mask register, etc., and is capable of automatically creating BIST test patterns through the use of a TAP circuit and simultaneously loading them to a plurality of parallel scan paths over a whole digital circuit. - 特許庁

シリアル通信装置において、その有するシリアル通信カードを構成する各回路が、その回路において処理を行なう直前のデータと直後のデータをメモリに個別に格納し、シリアル通信装置試験装置による読出し指令により格納されたデータを個別に読み出すように、シリアル通信カードが構成される。例文帳に追加

The serial communication card is configured so that respective circuits composing the serial communication card included in the serial communication apparatus individually store data just before and just after performing processing in respective circuits in a memory and individually read out the stored data by a read command from the serial communication apparatus test device. - 特許庁

列車走行の模擬試験装置１は、操作卓２から列車生成指令が入力されると、列車生成機能部１２−１が在線駅、列車名、在線箇所を生成し、軌道回路ファイル１０１から駅間の各軌道回路の規定値を取り込み、列車走行トラッキングファイル１０２に初期設定する。例文帳に追加

In a simulation testing apparatus 1 of train travel, a train generation function section 12-1 generates existing stations, train names, and existing locations when a train generation command is inputted from a console 2, and reads the prescribed value of each track circuit between stations from a track circuit file 101 for initially setting to a train traveling tracking file 102. - 特許庁

半導体集積回路内部の複数の動作クロック１、２が所定の位相関係になるタイミングを位相関係検出回路により検出し、トリガー信号を出力して、試験パターンの入力タイミング、検証プログラムの開始タイミング、期待値データとの比較タイミングを、前記トリガータイミングを基準とした相対タイミングとする。例文帳に追加

The timing when the plurality of operation clocks inside the semiconductor integrated circuit have a prescribed phase relation is detected by a phase relation detection circuit, and a trigger signal is outputted, and an input timing of a test pattern, a start timing of the verification program and a comparison timing with the expectation data are used as a relative timing based on a trigger timing. - 特許庁

テープキャリアパッケージの製造工程の過程において、帯電された電荷の放電等により集積回路素子が静電破壊するのを低減するとともに、入力端子または出力端子にプローブピンを当てて信号の入出力検査を行う等の集積回路素子の性能試験を行うことができるキャリアテープを提供すること。例文帳に追加

To provide a carrier tape capable of reducing the electrostatic breakdown of an integrated circuit element caused by the discharge of an electrified charge or the like, and conducting performance test on the integrated circuit element such as conducting input/output inspection of signals by contacting a probe pin with an input terminal or output terminal or the like in the manufacturing process of the tape carrier package. - 特許庁