「回路試験」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

剛性と耐衝撃性、透明性のバランスに優れ、かつ透析型人工腎臓装置承認基準のうち、透析液供給部及び透析液回路の品質及び試験法１（２）を満足する医療用成形品を提供する。例文帳に追加

To provide a molding for medical use having well-balanced stiffness, impact resistance and transparency, and satisfying the quality of dialysis fluid supply sections and dialysis fluid circuits, and the testing method 1(2) specified in the Production Acceptance Criteria for Dialysis-type Artificial Kidney Apparatuses. - 特許庁

ふきとり掃除を行わなくとも、集積回路の端子でのスズの蓄積を低減し、且つ摩耗、劣化を最小限できる試験用ソケット端子の構造。例文帳に追加

To provide structure of a testing socket terminal capable of reducing accumulation of tin in a terminal of an integrated circuit, without carrying out wiping cleaning, and is capable of minimizing abrasion and deterioration. - 特許庁

外乱による干渉を低減し、かつ回路規模を小さくすると同時に精度の良いドップラシフトした周波数の信号を生成する低コストのドップラレーダ装置の試験装置を提供する。例文帳に追加

To provide a low cost testing arrangement for Doppler radar systems capable of reducing interference caused by disturbance, reducing its circuit scale, and moreover generating a signal of a frequency whose Doppler shift has been carried out with high precision. - 特許庁

行アドレス及び列アドレスの最大値に制限無く、容易にアドレスコンプリメントパターン等のパターンを発生することができるパターン発生装置及び方法並びに半導体集積回路試験装置を提供する。例文帳に追加

To provide the pattern generating device and method capable of easily generating a pattern such as an address complement pattern without a limit in a maximum value of a line address and a row address, and to provide a semiconductor integrated circuit test device. - 特許庁

複数の異なる周波数のクロックで動作するＬＳＩにおいて、各クロックのタイミングの同期をとり、複数のパスのクロックが存在する場合でも試験が容易に実施できる回路を提供することを目的とする。例文帳に追加

To synchronize timings of respective clocks, and to facilitate a test even when plural paths of clocks exist, in an LSI operated by the clocks of plural different frequencies. - 特許庁

集積化した際に生じる寄生素子に流れる電流の影響を補正した、高速パルス発生回路を搭載した半導体試験装置を提供する。例文帳に追加

To provide a semiconductor testing device loaded with a high-speed pulse generation circuit wherein an influence of a current flowing in a parasitic element generated when being integrated is corrected. - 特許庁

新設交換機の回路がブラックボックス化されていても、「ジャンパ線リバース」であるか否かの判定ができる二重ジャンパ線試験方法を提供すること。例文帳に追加

To provide a double jumper wire testing method by which it is possible to determine whether it is in a "jumper wire reverse" state or not even if the circuit of a newly arranged exchange is made into a black box. - 特許庁

本発明による回路試験装置１０は、パターン供給部１２、電源電流測定部１４、判定部１６、電磁波供給部１８および可動部２０を備える。例文帳に追加

This circuit testing equipment 10 is equipped with a pattern feeding part 12, a power supply current measuring part 14, a determining part 16, an electromagnetic wave feeding part 18, and a movable part 20. - 特許庁

プローブ試験において、プローブカードの上記複数の第１及び第２プローブを半導体集積回路の複数の第２パッドと複数のダミーパッドにそれぞれ接触させる。例文帳に追加

In a probe test, the pluralities of first and second probes of the probe card are brought into contact with the plurality of second pads and the plurality of dummy pads of the semiconductor integrated circuit respectively. - 特許庁

モード信号ＭＤで試験動作が指定されると、セレクタ２３によって入力端子１４のクロック信号ＣＫが選択され、クロック信号ＣＬＫとして制御部２１、各機能ブロック３１等の内部回路に供給される。例文帳に追加

When testing operation is assigned by a mode signal MD, a clock signal CK of an input terminal 14 is selected by a selector 23 and supplied as a clock signal CLK to internal circuits of a control part 21 and each functional block 31. - 特許庁

液状もしくはペースト状の接続材料でベアＩＣチップ等の電子素子を配線回路基板へ実装する際に、接続材料中にボイドを残存させず、従ってエージング試験後の抵抗値上昇を招かないようにする。例文帳に追加

To prevent rise of a resistance value after aging test by preventing void from remaining in a connection material when an electronic element such as a bare IC chip is mounted on a wiring circuit substrate by a liquid or paste- like connecting material. - 特許庁

スイッチ１０６、１０９の切り替えによって、試験動作用パッド１０５から不純物測定ＴＥＧと内部集積回路１０７の電気特性を測定する。例文帳に追加

By switching over the switches 106 and 109, the electric characteristics of the impurity measurement TEG and the internal integrated circuit 107 are measured from the testing pad 105. - 特許庁

高い接着強度を示し、室温〜５０℃での貯蔵安定性に優れ、かつ信頼性試験後も十分な性能を有する回路接続用接着剤組成物、接続体及び半導体装置を提供する。例文帳に追加

To obtain an adhesive composition for connection in a circuit manifesting a high adhesive strength, excellent in storage stability at room temperature to 50°C, manifesting enough performance after a reliability test, and to provide a connected body and a semiconductor device. - 特許庁

十七　半導体素子、集積回路若しくは半導体物質の製造用の装置若しくは試験装置若しくは集積回路の製造用のマスク若しくはレチクルであって、次のいずれかに該当するもの又はこれらの部分品若しくは附属品例文帳に追加

(xvii) Equipment for the manufacture or test of semiconductor devices, integrated circuits or semiconductor materials, or masks or reticles for the manufacture of integrated circuits, that fall under any of the following, or the components and accessories thereof  - 日本法令外国語訳データベースシステム

半導体リレーをタイミング校正用信号選択回路に用いた場合のオン抵抗による校正タイミングのずれをなくし、メンテナンスフリーかつ高精度な半導体試験装置のタイミング構成回路を実現することを目的とする。例文帳に追加

To provide a maintenance-free and highly-accurate timing calculation circuit of a semiconductor testing device capable of removing deviation of a calibration timing caused by an on-resistance when using a semiconductor relay as a signal selection circuit for timing correction. - 特許庁

ＯＳＡ２４０の製造は、フレックス回路２２２上の光電子チップ２１０のバーンイン試験を含むことができ、フレックス回路２２２は、サイズが小さく、光電子チップ２１０が不良である場合の歩留まり損失コストが低減される。例文帳に追加

The manufacturing of the OSA 240 includes the burn-in test of an optoelectronic chip 210 on a flex circuit 222, and in the flex circuit 222, a yield loss cost is reduced when a size is small and the optoelectronic chip 210 is defective. - 特許庁

ＩＣテスタとの間に発生する接触抵抗の影響を受けずに駆動能力が高い出力バッファの抵抗値の測定を確実に行うことができ、好ましくは回路の劣化を抑制することができる半導体集積回路及びその試験方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit which can surely measure the resistance of an output buffer having high driving capability without being affected by contact resistance between an IC tester and the semiconductor integrated circuit and whose deterioration can be desirably suppressed and to provide its test method. - 特許庁

電圧発生回路を同一チッブ上に搭載していない場合であってもレプリカ回路とチップ本体を合わせた試験を行うことができ、また、ウエハー状態でチップの実速度測定を行うことができる半導体装置を提供する。例文帳に追加

To provide a semiconductor device which can test together with a replica circuit and a chip main body even when a voltage generating circuit is not mounted on the same chip, and can make real speed measurement of a chip in a wafer state. - 特許庁

半導体装置３０の試験に際して、キャリブレーションデータ取得回路１８は、各テスト信号のジッタ幅を測定し、各比較可変遅延回路１２の遅延量を制御して、各テスト信号のジッタ幅の特定比率位置が信号間で重なるようにスキュー調整を行う。例文帳に追加

When the semiconductor device 30 is tested, a calibration data acquiring circuit 18 measures the jitter width of each test signal, controls the delay amount of each comparison variable delay circuit 12 and regulates the skew such that the position at a specific ratio of the jitter width overlaps among the test signals. - 特許庁

平面アンテナと送受信回路及び信号処理回路が一体化されアンテナ取り外し不能の無線通信機器の送信電力測定や、基地局用無線通信機器との間で電波を空間へ放射せずに通信試験ができるようにする。例文帳に追加

To enable measurement of the transmitting power of a radiocommunication apparatus whose flat antenna has been integrated with a transmitting and receiving circuit and a signal processing circuit and can not be detached, and enable a communication test between radiocommunication apparatuses for base stations without radiation of an electric wave into a space. - 特許庁

半導体集積回路の自己内臓回路によるセルフテスト（ＢＩＳＴ）を、最も効率よく実行するためのウエハー全チップ一括同時コンタクトを、高精度且つ低コストで行うことにより試験コストの低減を目的とする。例文帳に追加

To reduce a test cost by performing a simultaneous collective contact to the entire chips on a wafer in high accuracy and low cost, allowing a Built In Self Test (BIST) to be most efficiently performed for a semiconductor integrated circuit using a built-in circuit. - 特許庁

信号電流I3、I6の入力又は出力に供する内部回路２１と、信号電流I3、I6に応じた複製電流I5、I7を出力するカレントミラー部２２と、複製電流I5、I7を取り出す試験パッド３２とを有する半導体集積回路２０による。例文帳に追加

The semiconductor integrated circuit 20 includes an internal circuit 21 for inputting or outputting signal currents I3, I6; a current mirror 22 for outputting duplicate currents I5, I7, corresponding to the signal currents I3, I6; and a test pad 32 for extracting the duplicate currents I5, I7. - 特許庁

トランジスタのソース・ドレイン、ゲート電極とその上各層のコンタクトと配線を形成する際に使用したマスクが正しい物か否かを判定する為の試験回路をチップ内又はスクライブ領域に形成しておき、この回路を使用マスクのパターン形成により連結される。例文帳に追加

A testing circuit to determine whether the mask that has been used to from the source/drain and gate electrode of a transistor, contact and wiring of each layer thereof is correct or not is formed within a chip or in the scribe region, and this circuit is then coupled with formation of the pattern of mask used. - 特許庁

このような専用の制御信号発生手段１２及びインターフェイス手段１３を設けることによって、ＢＩＳＴ回路３１〜３５に対するピン割り当てなどを行わなくてもＢＩＳＴ回路３１〜３５に試験を行わせることができる。例文帳に追加

By providing the special control signal generation means 12 and the interface means 13 in this manner, tests can be made the BIST circuits 31 to 35 to conduct without allotting pins for the BIST circuits 31 to 35. - 特許庁

複数の定電圧電源回路内の出力インピーダンスの差や演算増幅器の特性の差によって、各定電圧電源回路の出力電流のばらつきおよび出力電圧の降下が小さく、安全性な動作を保証でき、かつ安価な試験装置を提供する。例文帳に追加

To provide an inexpensive testing device capable of guaranteeing a safe operation by reducing the fluctuation of the output currents of each constant voltage power source circuit and the decrease of the output voltage due to the difference of output impedances or the difference of the characteristics of operational amplifiers in plural constant voltage power circuits. - 特許庁

パルスＩ−Ｖ測定系統１０用の試験導体の抵抗及びセンス／負荷抵抗と関係するエラーは、ＤＣ機器とパルス機器との測定の組み合わせを用いて、開回路とスルー回路との測定とを行うことによって決定される。例文帳に追加

The errors related to the resistance and sense/load resistance of a test conductor for the pulse I-V measurement system 10 determined by performing measurement of an open circuit and a through circuit using a combination of DC equipment and pulse equipment. - 特許庁

半導体メモリ５０を試験する際に、変換プログラム記憶装置１４から論理アドレスを物理アドレスに変換する際の所定の変換則が読み出されて、その変換則が書込みデータ生成回路１６にてスクランブラ１２での論理回路を形成するＨＤＬデータに変換される。例文帳に追加

When a semiconductor memory 50 is tested, the prescribed conversion regulation in converting logic address to a physical address is read out from a conversion program storage device 14, the conversion regulation is converted to HDL data forming a logic circuit in the scrambler 12 by a write data generating circuit 16. - 特許庁

通常時に、内部回路に内部電圧ＶＤＤ１を供給するＶＤＣ回路は、テスト信号の入力により、バーンイン試験時にトランジスタＰ２を強制的にターンオフさせて、外部電源電圧ＶＤＤＨのノードＮ２への電圧供給を停止する。例文帳に追加

A VDC circuit for normally supplying an internal voltage VDD1 to an internal circuit allows a transistor P2 to be turned off forcedly in a burn-in test by inputting a test signal, and stops voltage supply to a node N2 of an external supply voltage VDDH. - 特許庁

バーイン試験時に、ワード線駆動回路３からストレス電圧Ｖstがワード線ＷＬ，ＲＷＬに印加されると、電圧検出回路ＶＣにより各ワード線ＷＬ，ＲＷＬの全長にストレス電圧Ｖstが正常に印加されたか否かが検出される。例文帳に追加

When a voltage Vst is applied from a word driving circuit 3 to word lines WL, RWL at the time of a burn-in test, it is detected by a voltage detecting circuit VC whether the stress voltage Vst is applied normally to the whole length of each word line WL, RWL. - 特許庁

一度半導体試験装置１００からトリガ信号が平均値処理用連続サンプリング回路２０２に入力されると、平均値処理用連続サンプリング回路２０２が規定の回数繰り返してＩＤＤＱ測定をＩＤＤＱ測定部２０１に実行させる。例文帳に追加

Once a trigger signal is input to the mean value processing continuous sampling circuit 202 from a semiconductor test device 100, the mean value processing continuous sampling circuit 202 causes an IDDQ measurement part 201 to execute the IDDQ measurement repeated by a prescribed number of times. - 特許庁

本体ケースに配線用遮断器との共用部品，および漏電検出，引外し用部品を内装した単体構造の漏電遮断器を対象に、簡単なスイッチ操作で漏電検出回路を主回路から切り離して耐電圧試験を安全に行えるようする。例文帳に追加

To safely carry out a voltage-withstanding test by separating a ground fault detecting circuit from a main circuit by a simple switch operation for a ground fault breaker of a single structure having a body case with a shared component with a wiring breaker, and components of a ground fault detecting/separating device mounted therein. - 特許庁

半導体集積回路装置（Ｓ１とＳ２に対応）を複数のグループに分けて同時に試験する方法であって、少なくとも１つのグループにおいて、他のグループとは異なる周波数のクロック信号（ＣＬＫ１とＣＬＫ２に対応）で半導体集積回路装置を動作させる。例文帳に追加

In a method for dividing the semiconductor integrated circuit device (corresponding to S1 and S2) into a plurality of groups and testing them simultaneously, in at least one group, the semiconductor integrated circuit device is made to operate by a clock signal (corresponding to CLK1 and CLK2) of a frequency that differs from those of the other groups. - 特許庁

半導体メモリＭＥＭは、アドレスＡＤをラッチする複数のアドレスラッチ回路１８Ａ、１８Ｂと、複数のアドレスラッチ回路１８Ａ、１８Ｂのそれぞれに接続されるアドレス線ＲＡＤ、ＣＡＤと、試験信号ＡＤ０−２が入力される複数のアドレスバッファＡＢＵＦ０−２とを有する。例文帳に追加

The semiconductor memory MEM has: plurality of address latch circuits 18A, 18B to latch the address AD; address lines RAD, CAD connected to the plurality of address latch circuits 18A, 18B respectively; and a plurality of address buffers ABUF0-2 to which a test signal AD0-2 is input. - 特許庁

ＥＳＤ試験時には、この出力信号固定用回路１９によって、第２のプリバッファ回路１８の出力信号が“Ｌ”レベルになるため、ＮＭＩＳトランジスタ１２がＯＦＦ状態となり、ＮＭＩＳトランジスタ１２にサージ電流が集中するのを防止することができる。例文帳に追加

Since the output signal from the second prebuffer circuit 18 reaches the 'L' level by the output signal fixing circuit 19 at the time of ESD test, an NMIS transistor 12 is turned off, thus preventing a surge current from concentrating in the NMIS transistor 12. - 特許庁

基板上の集積回路に搭載された境界走査試験回路の一部のレジスタをシフトレジスタとして動作させ、通常動作時に、出力側の一部の出力信号を入力側にフィードバックして比較して、信号異常が検知できる故障診断装置を提供する。例文帳に追加

To provide a failure diagnosis device capable of forcing registers of part of a boundary scanning test circuit mounted on an integrated circuit on a substrate as a shift register, and, during the period of normal operation, feedbacking to compare part of output signal at the output side to the input side to detect signal anomaly. - 特許庁

各判定ボード１０毎に設けられた一致比較回路５は、被試験デバイス２０に対するアドレスおよびデータを、あらかじめ設定される値と比較し、一致する場合には、リード／ライト制御回路６に対し、メモリ４に書き込みを可能とするトリガを生成・出力する。例文帳に追加

A coincidence comparing circuit 5 provided on each judging board 10 compares the address and data for a device 20 under test with predetermined values and generates and outputs a trigger allowing the writing on a memory 4 to a read/write control circuit 6 if they coincide. - 特許庁

加入者端末２０１に接続された加入者線２０２の試験を行う加入者回路２０３には、電源電圧監視回路２１６が設けられており、電源Ｖ_BBが変動したときその変化に応じた監視出力２１８を電流源２１９に出力する。例文帳に追加

This subscriber circuit 203 that tests a subscriber line 202 connected to a subscriber terminal 201 is provided with a power voltage monitor circuit 216, which outputs a monitor output 218, in response to the change of a power voltage VBB when it is fluctuated, to a current source 219. - 特許庁

試験用出力スイッチとなるＦＥＴ３のドライブ回路ＩＣ３において、ツェナーダイオードＺＤと抵抗Ｒ_1で電圧を検出し、この電圧検出で比較回路ＣＯＭで電圧不足を検出したときにＦＥＴ３のゲートソース間を０ボルトにしてその強制オフを行う。例文帳に追加

In a drive circuit IC3 of an FET3 which becomes an output switch for testing, a voltage is detected by means of a Zener diode ZD and a resistor R1, and when insufficient voltage is detected from the voltage detection by means of a comparison circuit COM, the FET3 is forcibly turned off by dropping the voltage across the gate and source of the FET3 to zero volt. - 特許庁

従来よりも高速動作が可能なシーケンス制御回路を提供するとともに、当該シーケンス制御回路を備えることで高速なパターン発生が可能なパターン発生装置、及び当該パターン発生装置を備える半導体試験装置を提供する。例文帳に追加

To provide a sequence control circuit that can perform a higher speed operation as compared with the conventional practice and to provide a pattern generating device capable of generating a high speed pattern by providing the sequence control circuit to it, and a semiconductor testing device provided with the pattern generating device. - 特許庁

入力されるクロックの周波数が変動してもジャンクション温度及びジッタが殆ど変動せず、時間的に高い精度が要求される半導体集積回路試験装置等の測定装置で用いて好適な半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit which can be suitably used for a measurement device, such as a semiconductor integrated circuit testing set and the like, in which junction temperature and jitters hardly fluctuate, even if the frequency of an inputted clock fluctuates, and high accuracy is demanded on time. - 特許庁

モード信号ＭＯＤで試験動作モードを指定すると、入力側セレクタ１５と出力側セレクタ１７の端子Ｂが選択され、論理回路１６が切り離されて、バイパス回路１８を介して入力バッファ１４と出力バッファ１９が１対１に接続される。例文帳に追加

When a test operation mode is designated by the mode signal MOD, each terminal B of the input side selector 15 and the output side selector 17 is selected, and the logic circuit 16 is disconnected, and the input buffer 14 and the output buffer 19 are connected together in one-to-one correspondence through a bypass circuit 18. - 特許庁

モータの駆動および停止を制御するためのモータ制御回路及び、モータ制御回路とモータと治具を備えた内視鏡操作部耐久試験装置において、電源の起動時に起こりうるモータの誤動作を防止可能なものを提供する。例文帳に追加

To provide a motor control circuit that can prevent the erroneous operation of a motor that likely occurs at the start of a power supply, in the motor control circuit for controlling the drive and the stop of the motor, and a durability test device for an endoscope operation part provided with the motor control circuit, the motor and a jig. - 特許庁

検査装置は、被検査対象を搭載するための少なくとも１つのソケットと、ソケットを有し、被検査対象を試験するための複数の回路基板と、複数の回路基板と電気的に接続され、被検査対象に信号を供給するためのテスタヘッドと、を備える。例文帳に追加

An inspection device comprises: at least one socket for mounting an object to be inspected; a plurality of circuit boards each including the at least one socket, for testing the object to be inspected; and a tester head connected electrically to the plurality of circuit boards, for supplying a signal to the object to be inspected. - 特許庁

論理回路２２，２４，２６に第１の電位を供給する第１の電源（ＶＤＤ１）が接続され、論理回路２８，３０，３２に通常動作時に第１の電位を供給し、試験時に第２の電位を供給する第２の電源（ＶＤＤ２）がそれぞれ接続される。例文帳に追加

The logic circuits 22, 24, 26 are connected with a first power supply VDD1 and the logic circuits 28, 30, 32 are connected with a second power supply VDD2 which supplies a first potential at the time of normal operation and supplies a second potential at the time of test. - 特許庁

金属及び無機材質で構成される基材への高い接着強度を示し、室温（２０〜３０℃）での貯蔵安定性に優れ、かつ信頼性試験後も十分な性能を有する接着剤組成物、回路接続用接着剤組成物及び回路接続方法を提供する。例文帳に追加

To obtain an adhesive composition which exhibits high bond strength to a substrate constituted of a metal and an inorganic material, has excellent storage stability at a room temperature (20-30°C) and sufficient performances even after a reliability test, an adhesive composition for connecting a circuit and to provide a method for connecting a circuit. - 特許庁