「回路試験」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

熱抵抗体１０１とともに熱抵抗体流量計１のブリッジ回路１ａを構成する抵抗器１０４に試験用の抵抗器２０６を接続して、ブリッジ回路１ａに流れる電流の制御条件を変更することで、熱抵抗体１０１の加熱温度を可変とし、試験流体の元で、被計測流体を計測中の熱抵抗体流量計１の状態を擬似的につくりだすようにする。例文帳に追加

A testing resistor 206 is connected to a resistor 104 constituting a bridge circuit 1a of a thermal resistance flowmeter 1 with a thermal resistance 101, thereby changing the control condition of a current flowing in the bridge circuit 1a to vary the heating temperature of the thermal resistance 101, so as to artificially create a condition of the thermal resistance flowmeter 1 during measuring of a fluid under test, in a test fluid. - 特許庁

その上に回路素子が設置されている電流駆動型表示体用バックプレーンを試験するためのシステムは、前記回路素子との導電接続と、前記導電接続を通じて前記回路素子を選択的に駆動するための駆動回路と、前記バックプレーン上の、前記回路素子を被覆する抵抗層と、前記回路素子が駆動されている間に、前記抵抗被膜の赤外線画像を生成する赤外線カメラと、を備える。例文帳に追加

The system for testing a current-actuated-display backplane on which a circuit element is installed is provided with a conductive connection with the circuit element; a drive circuit which drives selectively the circuit element through the conductive connection; a resistance layer which covers the circuit element on the backplane; and an infrared camera which forms an infrared image of the resistance layer, while the circuit element is driven. - 特許庁

半導体装置から応答波形の論理値電圧の判定を行うコンパレータを有する半導体試験装置であって、該コンパレータの入力部は入力バッファ回路と該入力バッファ回路からの漏れ電流と同量の漏れ電流を生じる擬似入力バッファ回路を備える。例文帳に追加

The semiconductor test device has the comparator which logically judges a voltage of a responded waveform from a semiconductor apparatus, and an input section of the comparator has an input buffer circuit and a pseudo input buffer circuit which generates quantities of leakage current identical to that from the input buffer circuit. - 特許庁

従来は困難であったアナログ回路の波形測定及び不良解析を自動的に実現可能とすることで、アナログ回路の試験が短時間で且つ容易に行うことを可能とし、アナログ回路の安定性の検証及び大量生産工程での品質確保を図る。例文帳に追加

To verify stability of an analogue circuit and to secure quality in the mass-production process, wherein waveform measurement and failure analysis of the analogue circuit, being difficult so far, are automatically performed for quicker and easier testing of the analogue circuit. - 特許庁

また、マルチプレクサＭＵＸ２の出力側のノードＮ２１の信号が試験回路５の判定回路部７に入力され、その信号が判定回路部７を介してマルチプレクサＭＵＸ２の入力側の一方に入力される帰還ループが形成されている。例文帳に追加

The test device 1 also has a feedback loop where a signal of a node N21 on the output side of the multiplexer MUX2 is inputted into a determination circuit section 7 of the test circuit 5, and is inputted to one of the input sides of the multiplexer MUX2 via the determination circuit section 7. - 特許庁

セレクタ回路７５は、テストモード時において、セレクタ回路７２および７４の出力を受けて、動作テストの対象がスペアメモリセルである場合には、セレクタ回路７４の出力をテスト出力データＴＤｏｕｔとして、試験装置に対して出力する。例文帳に追加

At the test mode, a selector circuit 75 receives output of the selector circuits 72 and 74, and when an object of an operation test is a spare memory cell, the circuit 75 outputs an output of the selector circuit 74 to a test device as test output data TDout. - 特許庁

そして、一致比較回路５より上記トリガが入力されたリード／ライト制御回路６は、判定回路２にて判定された良否判定結果を、前記被試験デバイス２０に対するアドレスおよびデータとともに、アドレスポインタ７に指定されるメモリ４内のアドレスに書き込む。例文帳に追加

The read/write control circuit 6 receiving the trigger from the coincidence comparing circuit 5 writes the quality judgment result judged by a judging circuit 2 at the address in the memory specified by an address pointer 7 together with the address and data for the device 20 under test. - 特許庁

半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。例文帳に追加

To provide a protection circuit that protects a semiconductor integrated circuit from the eddy current noise of an ESD and eddy current noise in a latch-up test and can enhance the degree of flexibility in the arrangement of wiring from a power terminal to a protective element, and to prevent a chip area from increasing. - 特許庁

チャネル周波数が不明の被試験信号を解析するために、チャネル周波数毎に信号検出回路を装備すると回路規模が大きくなってしまうので、信号検出回路を削減し、かつ、他のチャネル成分の影響を受けないで正確に解析する。例文帳に追加

To reduce signal detection circuits and to perform accurate analysis without an influence of other channel components by solving the problem that the circuit scale is made large-sized by providing signal detection circuits for each channel frequency in order to analyze a signal to be tested which has an unknown channel frequency. - 特許庁

ＣＰＵに接続されている独立バスと、ＣＰＵに接続されていない時分割バスとをインタフェース回路を介して接続してなる半導体集積回路に関し、インタフェース回路のアドレス処理部の試験時間の短縮化と、開発費用の低減化による価格の低減化を図る。例文帳に追加

To shorten test time of an address processing part in an interface circuit and to reduce a price by reducing the development cost of a semiconductor integrated circuit connecting an independent bus connected to a CPU to a time-division bus not connected to the CPU via the interface circuit. - 特許庁

このとき、本発明による実装試験評価装置１は、集積回路１７が所定の静電保護回路３２−１〜３２−ｍを備えているときに、集積回路１７と複数の信号線２−１〜２−ｎとが接続されているかどうかをより適切に判別することができる。例文帳に追加

Then, the mounting test evaluation device 1 can properly discriminate whether the integrated circuit 17 and the plurality of the signal lines 2-1 to 2-n are connected or not when the integrated circuit 17 is provided with prescribed electrostatic protection circuits 32-1 to 32-m. - 特許庁

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。例文帳に追加

A DRAM chip 1 contains an input-output terminal 1c for testing having a circuit for coping with dielectric breakdown, another input-output terminal 1b for connecting supporting substrate having a circuit for coping with dielectric breakdown, and a third input-output terminal 1a having no circuit for coping with dielectric breakdown. - 特許庁

この入出力される高能率多重符号化音声信号をＨＷ選択回路７、チャネル選択回路８、変換回路９により必要タイムスロットの信号を取り込み、パラレル信号に変換して被試験信号用ＲＡＭ６に記憶する。例文帳に追加

An HW selection circuit 7, a channel selecting circuit 8, and a conversion circuit 9 receive the high efficiency multiplex encoded signal of a required time slot that is received/outputted, coverts the signal into a parallel signal and allows a tested signal RAM 6 to store the converted signal. - 特許庁

ＤＲＡＭチップ１は、静電破壊対策用回路を有する試験用の入出力端子１ｃと、静電破壊対策用回路を有する支持基板接続用の入出力端子１ｂと、入出力端子１ｂおよび１ｃ以外の静電破壊対策用回路を有しない入出力端子１ａとを含む。例文帳に追加

A DRAM chip 1 includes an input/output terminal 1c for testing which has a measure circuit for electrostatic discharge breakdown; an input/output terminal 1b for connecting a support substrate, which has a measure circuit for electrostatic discharge breakdown; and an input/output terminal 1a without having the measure circuit for electrostatic discharge breakdown other than the input/output terminals 1b and 1c. - 特許庁

集積回路内にシェイプの異なるＲＡＭが配置されている場合においても、ダイアゴナルパターンを生成するデータ生成器を共有できるようにすることによって、集積回路内に占める面積増加を減少させることができる組込み自己試験用回路を得る。例文帳に追加

To obtain a built-in circuit for self-test in which increase of occupancy area in an integrated circuit can be suppressed by sharing a data generator generating a diagonal pattern even when RAMs having different shape are arranged in an integrated circuit. - 特許庁

厚膜および薄膜トランジスタを有する集積回路において、特に内部電圧を受けて動作する、薄膜トランジスタで構成される内部回路についてラッチアップを起こさせることなくバーンイン試験を実行する半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit that carries out a burn-in test without generating latch-ups for an internal circuit comprising a thin-film transistor that is subjected to an internal voltage especially for operating in an integrated circuit having a thick film and the thin-film transistor. - 特許庁

ブレーキ操作が行われないときは、第一の比較回路ＣＰ１が第二の端子Ｔ２の電圧と第一の基準電圧とを比較判定するとともに、第二の比較回路が試験電圧発生器Ｐから発生した電圧と第二の基準電圧とを比較判定し論理回路に出力する。例文帳に追加

When the brake operation is not operated, the first comparator circuit CP1 compares and decides the voltage of the second terminal T2 with the first reference voltage to output the logic circuit, while the second comparator circuit CP2 compares and decides a voltage generated by a test voltage generator P with the second reference voltage to output the logic circuit. - 特許庁

回線試験において、障害パッケージを識別するのに各パッケージにチェック回路を設けなくてはならないために回路規模が大きくなる等の問題を、診断ビットを各パッケージに付加することにより、パッケージの枚数が多くても、チェック回路が一つにできる。例文帳に追加

In a line test, the problem that a circuit scale becomes large or the like because a checking circuit has to be provided in each package to discriminate the faulty package can be dealt with by one checking circuit even when the number of packages is large by adding the diagnostic bit to each package. - 特許庁

そして、切替制御回路１３から入力される制御信号に従って、切替回路のスイッチを１つの接続端子に接続し、当該接続端子に接続されている入出力ピンがチャンネル回路と導通し、試験が行われる。例文帳に追加

A switch of the switching circuit is connected to one connection terminal following a control signal inputted from a switching control circuit 13, and the input/output pin connected to the connection terminal is conducted with the channel circuit, to thereby perform the test. - 特許庁

位相比較回路１０２は、基準クロック信号ＲＣＬＫとディレイ・ライン回路１０１の出力信号との間又は基準クロック信号ＲＣＬＫより周波数の低い試験クロック信号ＴＣＬＫとディレイ・ライン回路１０１の出力信号との間の位相差を検出可能である。例文帳に追加

A phase comparison circuit 102 can detect a phase difference between the reference clock signal RCLK and an output signal of the delay line circuit 101, or a phase difference between a testing clock signal TCLK having a frequency lower than the one of the reference clock signal RCLK and the output signal of the delay line circuitry 101. - 特許庁

負荷制御装置１の切換回路２６は、回路遮断器７の開閉を検出し、その回路遮断器７が閉路状態にあるときには多機能型保護リレー装置５に主回路３から常用電源を与え、回路遮断器７が開路状態にあるときには多機能型保護リレー装置５に試験用電源を与えるように切り換える。例文帳に追加

A changeover circuit 26 of a load control unit 1 detects open and close of a circuit breaker 7, gives a normal power to a multi-functional protection relay device 5 from a main circuit 3 in a closed-circuit state of the circuit breaker 7, and gives a power for testing to the multi-functional protection relay device 5 in an open-circuit state of the circuit breaker 7. - 特許庁

予め集積回路１１内に、各アナログ回路１２〜１４の試験対象点の電圧を対応する周波数の交流信号に変換する電圧−周波数変換回路１５〜１７と、各電圧−周波数変換回路１５〜１７の出力を混合して端子１９へ出力する混合回路１８とを作成しておく。例文帳に追加

The integrated circuit 11 is prepared preliminarily with voltage-frequency conversion circuits 15-17 for converting voltages of testing objective points in respective analog circuits 12-14 into alternating current signals of corresponding frequencies, and a mixing circuit 18 for mixing outputs from the respective voltage-frequency conversion circuits 15-17 to be output to a terminal 19, in an inside of the circuit 11. - 特許庁

半導体集積回路装置のテスト回路は、複数段のフリップフロップを直列に接続して、外部から入力されるシリアルテストパターンを試験対象回路に供給するスキャンフリップフロップ回路（１０）と、前記スキャンフリップフロップ回路の最終段に直列に接続されて、前記入力されるシリアルテストパターンの妥当性をチェックする妥当性判断部（４０）とを備える。例文帳に追加

The test circuit of a semiconductor integrated circuit device comprises a scan flip-flop circuit 10 for connecting a plurality of stages of flip-flops in series and supplies a serial test pattern inputted from the outside to a circuit to be tested; and a validity determining section 40 that is connected to the final stage of the scan flip-flop circuit in series and checks the validity of the inputted serial test pattern. - 特許庁

半導体試験装置１０は、被測定半導体集積回路２０，３０，４０，５０それぞれのＡ／Ｄ変換回路から出力されたデジタル信号に基づき、被測定半導体集積回路２０，３０，４０，５０それぞれのＤ／Ａ変換回路とＡ／Ｄ変換回路とをテストし、良品、不良品を判定する。例文帳に追加

The semiconductor testing device 10 tests each D/A conversion circuit and A/D conversion circuit of the semiconductor integrated circuits to be measured 20, 30, 40, 50, based on digital signals outputted from each A/D conversion circuit of the semiconductor integrated circuits to be measured 20, 30, 40, 50, to thereby discriminated between a quality product and a defective product. - 特許庁

回路部品が実装された回路実装基板におけるIC端子やビア等（以下、端子類と呼ぶ）であって、回路実装基板の回路実装面外側から見ることのできる端子類表面に対し、所望する部分に回路試験機に接続されたプローブを接触、保持させるためのプローブ治具を提供することを目的とする。例文帳に追加

To provide a probe tool for bringing a probe connected to a circuit testing machine into contact with a desired portion and holding it, on the surface of IC terminals, vias or the like (hereinafter, to be referred to as terminals) viewable from the outside of the circuit-mounting surface of a circuit mounted board, concerning the terminals on the circuit mounted board on which circuit components are mounted. - 特許庁

本発明は、複数のピンを有する半導体集積回路のピン間ショートを検出する半導体集積回路の試験方法において、ＩＣテスタまたは半導体集積回路が、半導体集積回路の所望ピンにパルスまたはステップ信号を発生し、ＩＣテスタが、所望ピンに隣接する半導体集積回路のピンからの波形によりピン間ショートの判定を行うことを特徴とするものである。例文帳に追加

In the testing method of the semiconductor integrated circuit for detecting a short between pins of the semiconductor integrated circuit having a plurality of pins, the IC tester or the semiconductor integrated circuit generates a pulse or step signal in a desired pin of the semiconductor integrated circuit, and the IC tester determines a short between pins based on the waveform from the pin of the semiconductor integrated circuit adjacent to the desired pin. - 特許庁

ピコ秒イメージ化回路解析（ＰＩＣＡ）／高電流源システムは、高電流パルス源から被試験デバイス（ＤＵＴ）にパルスを加えるステップを含む。例文帳に追加

The picosecond imaging circuit analysis (PICA)/high current source system includes a step for applying a pulse from a high current pulse source to a device under test (DUT). - 特許庁

マルチストローブ回路１０は、複数のエッジを有するマルチストローブ信号ＭＳＴＲＢ’のそれぞれエッジのタイミングで、評価対象の被試験信号Ｓ２をラッチする。例文帳に追加

This multi-strobe circuit 10 latches a signal S2 to be tested, being an evaluation object at each edge timing of a multi-strobe signal MSTRB' having a plurality of edges. - 特許庁

半導体試験装置の出力部を構成するピンエレクトロニクス７０内の回路の切換えを行うメカリレーを全て半導体リレー７５で構成する。例文帳に追加

Mechanical relays switching circuits in pin electronics 70 constituting the output part of the semiconductor test device are all composed of semiconductor relays 75. - 特許庁

フォーマットデータの書き込み時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供する。例文帳に追加

To provide a semiconductor integrated circuit testing apparatus capable of shortening the writing time of format data and improving throughput and provide its method. - 特許庁

論理の組み込み自己試験（ＬＢＩＳＴ）中に有効値を得る装置は、第一マルチプレクサ１１１、第二マルチプレクサ１１５および１ホットｉｎｉｔ回路１１３を含む。例文帳に追加

A device, obtaining an effective value during logic built-in self test(LBIST), includes a first multiplexer 111, a second multiplexer 115, and a 1 hot 'init' circuit 113. - 特許庁

内部電源回路を有する半導体装置において内部電源電位を変更することができ、有効に加速試験することができる半導体装置を提供する。例文帳に追加

To obtain a semiconductor device capable of changing the internal power potential in a semiconductor device with an internal power circuit and performing an effective accelerated tests. - 特許庁

出力信号修正部４４は、様々な回路素子を含み、ユーザにより設定される試験項目に応じて、アナログ信号４６の波形を修正することができる。例文帳に追加

The output signal correction part 44 includes various circuit elements and can correct waveform of the analog signal 46 according to test items set by users. - 特許庁

入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit which correctly tests a capability which absorbs a difference of a phase of an input signal and a phase of an internal clock signal in a predetermined range. - 特許庁

半導体装置の回路規模を増大させることなく、複数の半導体装置を並行して安定に試験することが可能なテスト装置およびテスト方法を提供する。例文帳に追加

To provide a testing system and a testing method, capable of testing a plurality of semiconductor devices stably in parallel, without causing the circuit size of the semiconductor devices to increase. - 特許庁

ひずみ波形を生成するのに高機能で高額な半導体試験装置を用いずに済み、かつ、回路等に特別な工夫が施された冶具を必要としない半導体装置を提供する。例文帳に追加

To provide a semiconductor device not using an expensive semiconductor test device with high performance for producing a strain waveform and not requiring a jig with special devising in circuit and the like. - 特許庁

マイコン３２は、試験電流の出力中に、電磁ソレノイド２２に設けられた電流検出回路３６が検出した検出電流が閾値Ｉを超える回数をカウントする。例文帳に追加

The microcomputer 32 counts, while outputting the test current, the number of times of detected currents detected by a current detection circuit 36 installed in the electromagnetic solenoid 22 exceeding a threshold I. - 特許庁

外部から与えられる外部クロック信号ＥＸＴ．ＣＬＫは、各テストボード同期回路ＴＳＣ_iによりこれに同期し、かつ整形されたテストボード試験信号として各半導体記憶装置に出力される。例文帳に追加

An external clock signal EXT.CLK externally given is synchronized with them by each test board synchronizing circuit TSC_1 and outputted to each semiconductor memory apparatus as a formed test board test signal. - 特許庁

ショート回路を有するキャリブレーションウェハを用い、故障率が低く、キャリブレーション時間が最小で、精度の高い半導体試験装置を実現する。例文帳に追加

To provide a semiconductor testing apparatus with a low failure rate, a minimum calibration time, and high accuracy through the use of a calibration wafer having a short circuit. - 特許庁

すなわち、試験用バーストアドレス発生回路７は、アドレスバッファ３から供給されるカラムアドレスに拘わらず、連続して１ずつ増加したカラムアドレスを、カラムデコーダ１０へ供給する。例文帳に追加

That is, the burst address generating circuit 7 for test supplies column addresses increased continuously one by one to the column decoder 10 independently of a column address supplied from the address buffer 3. - 特許庁

出力電圧がステップ状に変化する電圧発生回路を有する半導体試験装置において、オーバシュート及びアンダーシュートを確実に検出し、かつそのピーク電圧を精密に測定する。例文帳に追加

To surely detect overshoot and undershoot and accurately measure peak voltages thereof in a device for testing a semiconductor having a voltage generation circuit the output voltage of which is changed stepwise. - 特許庁

データ記憶装置の実働試験を安価にかつ高速に行うことができる構成を持った半導体集積回路装置を提供することを目的とする。例文帳に追加

To provide a semiconductor integrated circuit device having a constitution for performing an actual operation test of a data storage device inexpensively at a high speed. - 特許庁

動作試験時には、電圧発生回路６０により、容量素子Ｃ０の両電極間に所定の電圧を印加し、この印加電圧に基づいて発生するクーロン力により変位電極を変位させる。例文帳に追加

At operational test, a prescribed voltage is applied between both electrodes of the capacity element C0 by a voltage generating circuit 60, and the displacement electrode is displaced by a coulomb force generated based on the applied voltage. - 特許庁

また、内部に複数のメモリを持ち、異なる振幅値の波形を保持しておくことにより、ループバック回路に減衰器を装着することなくエコーキャンセラの試験も行う。例文帳に追加

Furthermore, the test unit has a plurality of memories to store waveforms of different amplitudes and tests an echo canceller without the need for mounting an attenuator to a loopback circuit. - 特許庁

試験モード中に、センスアンプ制御回路は、ワード線が活性化されてからセンスアンプ活性化信号が活性化されるまでの時間間隔をコラムアドレスに応じて変更する。例文帳に追加

In a test mode, the sense amplifier control circuit changes a time interval from activation of word lines to the activation of the sense amplifier activation signal according to the column address. - 特許庁